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數位電路設計工程師/主管

  • 全職

Logic architecture design
Algorithm design
SoC design (MCU&Peripheral design)
VHDL/Verilog logic design & simulation
ASIC/FPGA synthesis flow

工作條件

  • 接受身份: 上班族
  • 工作經歷: 不拘
  • 學歷要求: 碩士以上
  • 語文條件: 英文 -- 聽 /中等、說 /中等、讀 /中等、寫 /中等
  • 其它條件: 熟VHDL/Verilog設計流程,具設計經驗者尤佳

福利制度

[福利項目]
◆ 分紅/配股
  1.員工紅利
  2.員工認股
  ◆ 獎金/禮品類
  1.年終獎金
  2.三節禮金/禮品
  3.生日禮金/禮品
◆ 保險類
  1.勞保、健保、員工團保、眷屬團保
◆ 休閒類
  1.國內、外旅遊
  2.部門聚餐
  3.慶生會
  4.社團活動
◆ 制度類
1.完整的教育訓練
  2.順暢的升遷管道
◆ 請/休假制度
  1.週休二日
  2.年假:到職未滿一年者依到職月數給 予特別休假,優於勞基法之特別休假
  3.陪產假:男性同仁五天陪產假
  4.不扣薪病假:每年3天不扣薪病假
  5.家庭照顧假
  6.女性同仁生理假/育嬰假
◆ 其他福利
  1.健康檢查:免費健康檢查,關心您的健康情形
2.每隔週五下午提供員工下午茶
 
◆ 補助類
  1.社團補助
  2.旅遊補助
  3.退職金提撥

更新日期:2019-07-19

應徵方式

  • 職務聯絡人: Maggie
  • 聯絡E-Mail: (請利用104履歷表應徵此工作) 我要應徵
  • 洽:
  • 洽: 新竹縣竹北市台元一街5號2樓之一

應徵分析

兩週內0-5人應徵
經歷分佈
新鮮人0%
1~3年100%
3~5年0%
5~10年0%
10年以上0%
學歷分佈
碩士及以上100%
大學0%
專科0%
高中0%
高中以下0%
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