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Verification IP Design Engineer

  • 全職

使用 Verilog / System Verilog 開發 IC Verification IP
建立例如 USB 3.0 & 2.0 /PCI-Express/Serial ATA/MIPI/DDR 等通訊協定之IP測試驗證環境。

職務內容與 IC 設計相關, 但與一般 IC 設計工作有諸多不同.
1. 此職務主要為設計軟體驗證的環境, 提供給 IC Designer 做設計初期 RTL 的功能驗證.
2. 所有 IP 皆為軟體模組, 以高階語言模擬電路的行為, 並不使用 FPGA, 也不生產晶片.
3. 相較於 IC 設計聚焦於電路功能, 此職務更著重在對整個系統的理解.
4. 除了開發驗證環境, 也需負責客戶支援與訓練.
5. 需閱讀最新的規格書, 且需支援客戶, 故需英文讀寫能力.
6. 多數客戶位於國外, 視情況有至他國出差的可能, 故需一定的英文聽說能力.

歡迎喜歡寫程式, 樂於面對人群, 對 IC 設計方面有所了解或興趣的求職者加入我們.
想要了解更多本職務相關內容, 歡迎與我們聯絡, 或 google "Verification", "SystemVerilog".

工作條件

  • 接受身份: 上班族、應屆畢業生、外籍人士
  • 工作經歷: 不拘
  • 學歷要求: 大學 碩士
  • 語文條件: 英文 -- 聽 /中等、說 /中等、讀 /中等、寫 /中等
  • 其它條件: 未填寫

福利制度

1. 每週上班五天
2. 彈性上下班
3. 享勞保,健保
4. 員工股票選擇權
5. 長期或短期前往美國的機會。包括到總公司進修、支援客戶、參加商展等等
6. 在職員工訓練

更新日期:2019-04-22

應徵方式

  • 職務聯絡人: 張小姐
  • 聯絡E-Mail: 我要應徵
  • 洽: 不接受電洽
  • 洽: 不接受親洽
  • 它: 懂 Verilog / System Verilog 者優先錄用

應徵分析

兩週內0-5人應徵
經歷分佈
新鮮人50%
1~3年0%
3~5年25%
5~10年0%
10年以上25%
學歷分佈
碩士及以上75%
大學25%
專科0%
高中0%
高中以下0%
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