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EDA Tool Design Engineer

  • 全職

1. Develop innovative solutions for X-verification, X-pessimism elimination and
gate-level simulation bring up
2. Responsible for designing, developing, or debugging software programs.
3. Enhanced Insight, an RTL symbolic simulator, to support new SystemVerilog
features

工作條件

  • 接受身份: 上班族、應屆畢業生、研發替代役、外籍人士
  • 工作經歷: 不拘
  • 學歷要求: 大學 碩士
  • 語文條件: 英文 -- 聽 /中等、說 /中等、讀 /中等、寫 /中等
  • 其它條件: 1. Experience with C programming, and a strong background in data structures and
    algorithms.
    2. Has a strong desire to learn and explore new technologies.
    3. Demonstrates good analysis and problem-solving skills.
    4. Prior knowledge and experience of Perl programming, System Verilog , or IC
    design flow is a plus.

福利制度

1. 每週上班五天
2. 彈性上下班
3. 享勞保,健保
4. 員工股票選擇權
5. 長期或短期前往美國的機會。包括到總公司進修、支援客戶、參加商展等等
6. 在職員工訓練

更新日期:2019-04-22

應徵方式

  • 職務聯絡人: 張小姐
  • 聯絡E-Mail: 我要應徵
  • 洽: 不接受電洽
  • 洽: 不接受親洽
  • 它: 熟習 C / C++ / Verilog / System Verilog 者優先錄用

應徵分析

兩週內0-5人應徵
經歷分佈
新鮮人50%
1~3年0%
3~5年0%
5~10年50%
10年以上0%
學歷分佈
碩士及以上100%
大學0%
專科0%
高中0%
高中以下0%
清除

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