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FPGA/CPLD Designer

  • 全職

a. CPLD/FPGA design for embedded platforms.
b. Familiar with HW platform testing related to CPLD/FPGA design.
c. Co-work with the Hardware / Software team to debug and find out the root cause.
d. Maintain the current CPLD project.
e. Writing the CPLD specification.
f. Familiar with switch HW design or x86 CPU design is a plus.

工作條件

  • 接受身份: 上班族、應屆畢業生、外籍人士、原住民【相關法令】、二度就業、中壯齡(45~54歲)、中高齡(55~64歲)
  • 工作經歷: 不拘
  • 學歷要求: 碩士以上
  • 語文條件: 英文 -- 聽 /中等、說 /中等、讀 /中等、寫 /中等
  • 其它條件: Experienced or interested in the following topics :
    #1 5G RAN related FPGA implementation.
    #2 CPRI/ROE/eCPRI IP design.
    #3 FPGA based HW accelerator design.
    #4 Familiar with embed FPGA-SOC architecture.
    #5 switch or x86 CPU platform related CPLD design.
    #6 Edge computing or ML/AI-related FPGA design.

福利制度

◆薪資福利
1.中秋/端午/年終獎金及禮券
2. 結婚禮金
3. 生育禮金
4. 推薦人才獎金
5. 績效及專案獎金
6. 生日禮券
7. 季度發放電影票及購物禮券

◆安心保險
1. 出差旅平意外險
2. 團體保險:包含配偶與子女
3. 優質健康檢查方案

◆其他活動:
1、重要節慶舉辦聚餐、聚會
2、不定期下午茶

更新日期:2021-01-18

應徵方式

  • 職務聯絡人: NanaHsieh
  • 聯絡E-Mail: (請利用104履歷表應徵此工作) 我要應徵
  • 洽: 不接受電洽
  • 洽: 不接受親洽

應徵分析

兩週內0-5人應徵
經歷分佈
新鮮人50%
1~3年0%
3~5年50%
5~10年0%
10年以上0%
學歷分佈
碩士及以上50%
大學50%
專科0%
高中0%
高中以下0%
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