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IC Layout Designer

  • 全職

IC layout designer will be responsible for layout of cutting edge high-speed high-performance CMOS integrated circuits in deep submicron CMOS processes such as 28nm HPC, 16nm FF+/FFC etc.

工作條件

  • 接受身份: 上班族、應屆畢業生、外籍人士、學生實習、中高齡
  • 工作經歷: 不拘
  • 學歷要求: 學歷不拘
  • 語文條件: 英文 -- 聽 /精通、說 /中等、讀 /精通、寫 /精通
    中文 -- 聽 /精通、說 /精通、讀 /精通、寫 /精通
  • 工作技能: IC版圖佈局佈線
  • 其它條件: * 3 years of work experience in high-performance analog/mixed-signal IC layout in deep submicron CMOS processes
    * Extensive experience with layout of high-performance analog blocks such as analog-to-digital converter, digital-to-analog converter, PLL and precision reference
    * Strong understanding of high-performance analog layout techniques such as common centroid layout, use of dummies, shielding, full of symmetry, thermal aware layout, and layout consideration for electromigration, substrate noise
    * Familiar with skill code and layout automation
    * Must be able to work independently according to schedules and be team player
    * Strong written and verbal communication skills

福利制度

◆ 分紅 / 配股
 1.員工認股
◆ 制度類
 1.績效獎金
◆ 請 / 休假制度
 1.週休二日
 2.不扣薪病假
 3.不扣薪事假

更新日期:2019-07-21

應徵方式

  • 職務聯絡人: 駱智峯
  • 聯絡E-Mail: 我要應徵
  • 洽:
  • 洽: 不接受親洽
  • 它: Preferably email (lok@caelustech.com), or by phone +852 66457979.

應徵分析

兩週內0-5人應徵
經歷分佈
新鮮人0%
1~3年0%
3~5年0%
5~10年100%
10年以上0%
學歷分佈
碩士及以上0%
大學100%
專科0%
高中0%
高中以下0%
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