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4 筆查詢結果

Verification IP Design Engineer

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台北市中正區
亞睿資訊股份有限公司
  • 大學 碩士
  • 工作經驗不拘
  • 待遇面議
使用 Verilog / System Verilog 開發 IC Verification IP 建立例如 USB 3.0 & 2.0 /PCI-Express/Serial ATA/MIPI/DDR 等通訊協定之IP測試驗證環境。 職務內容與 IC 設計相關, 但與一般 IC 設計工作有諸多不同. 1. 此職務主要為設計軟體驗證的環境, 提供給 IC Designer 做設計初期 RTL 的功能驗證. 2. 所有 IP 皆為軟體模組, 以高階語言模擬電路的行為, 並不使用 FPGA, 也不生產晶片. 3. 相較於 IC 設計聚焦於電路功能, 此職
4天以前更新 兩週內0-5人應徵
2019-04-22

EDA Tool Design Engineer

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台北市中正區
亞睿資訊股份有限公司
  • 大學 碩士
  • 工作經驗不拘
  • 待遇面議
1. Develop innovative solutions for X-verification, X-pessimism elimination and gate-level simulation bring up 2. Responsible for designing, developing, or debugging software programs. 3. Enhanced Insight, an RTL symbolic simulator, to support new SystemVerilog features
4天以前更新 兩週內0-5人應徵
2019-04-22

RTL Designer

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台北市中正區
亞睿資訊股份有限公司
  • 大學 碩士
  • 工作經驗不拘
  • 待遇面議
使用 Verilog / System Verilog 開發 IC Verification IP 建立例如 USB 3.0 & 2.0 /PCI-Express/Serial ATA/MIPI/DDR 等通訊協定之IP測試驗證環境。 職務內容與 IC 設計相關, 但與一般 IC 設計工作有諸多不同. 1. 此職務主要為設計IP, 提供給 IC Designer 做設計初期 RTL 的功能驗證. 2. 所有 IP 皆為軟體模組, 以RTL語言模擬電路的行為, 使用 FPGA, 但不生產晶片. 3. 除了開發驗證環境, 也需負責客戶支援與訓練. 4. 需閱
4天以前更新 兩週內0-5人應徵
2019-04-22

MIS 網管

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台北市中正區
亞睿資訊股份有限公司
  • 大學
  • 三年以上工作經驗
  • 待遇面議
1.確保各部門之資訊設備順暢運作,分析工作流程,排定作業順序,設立標準值並訂定截期。 2.建構電腦資訊系統,確保資料之安控,並進行損害修復。
4天以前更新 兩週內0-5人應徵
2019-04-22
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