緯創軟體股份有限公司

WITS 專注於資訊軟體服務與人才管理業務發展，30多年來與上千家不同產業的企業合作，客戶橫跨多元產業，如：金融業、科技業、電訊業、製造業......等。加入我們，您將有機會與專業諮詢團隊合作，了解各不同行業與關鍵企業客戶的發展趨勢，並學習最先進的資訊軟體與人才管理知識。 工作內容: 1. 企業客戶之業務開發與維護，研擬及落實Account Plan以達成業績目標 (諮詢服務/提案規劃/簡報說明/報價追蹤) 2. 客戶服務方案設計，釐清客戶需求，提供合適的解決方案，協助客戶解決人才議題並達成客戶業務目標 3. 客戶與團隊同仁關係經營維護，負責與團隊人力或企業中、高階主管，能建立良好合作關係 4. 與招募顧問合作，確保專案、培訓、交付品質符合客戶需求與期待

1. 執行業務單位帳務處理：負責管理和執行各項帳務作業，確保準確及時處理。 2. 協助部門行政庶務事宜：根據需要，協助部門的行政工作。 3. 協助業務部分人員關懷：協助維護團隊的正向工作氛圍，提供人員關懷與支持。

1. 執行業務單位帳務處理 (80%)：負責管理和執行各項帳務作業，確保準確及時處理。 2. 協助部門行政庶務事宜 (5%)：根據需要，協助部門的行政工作。 3. 協助業務部分人員關懷 (15%)：協助維護團隊的正向工作氛圍，提供人員關懷與支持。

1. 執行業務單位帳務處理 (80%)：負責管理和執行各項帳務作業，確保準確及時處理。 2. 協助部門行政庶務事宜 (5%)：根據需要，協助部門的行政工作。 3. 協助業務部分人員關懷 (15%)：協助維護團隊的正向工作氛圍，提供人員關懷與支持。

【工作內容】 我們正在找尋對招募工作有興趣、主動積極的實習夥伴！加入我們，你將有機會參與高科技、金融、半導體等產業的工程師招募任務，在專業團隊的帶領下快速成長，累積實戰經驗，為未來職涯注入更多能量！ 主要職責： 1. 人才搜尋與篩選：透過多元招募管道主動搜尋適合的候選人，並協助工程師職缺的履歷篩選及推薦。 2. 招募活動支援：協助外部的徵才活動，提升公司在人才市場的影響力。 3. 主管交辦任務：協助處理臨時專案及行政工作，靈活支援團隊需求。 如果你對招募工作充滿熱情，期待在實務中快速成長，歡迎加入我們的團隊，開啟你的職涯新篇章！

工作內容 1. 支援財務AI專案執行：協助部門推動AI自動化專案，應用RPA、資料視覺化等技術優化財務流程。 2. 開發自動化流程工具：參與財務相關RPA流程設計與建置，提升作業效率。 3. 資料整合與視覺化分析：協助整理財務資料，使用Power BI進行數據分析與儀表板製作。 4. 跨部門合作與專案支援：配合財務團隊與其他部門協作，完成主管交辦之專案任務。 人選條件 1. 科系背景：大學或研究所資訊管理相關科系之大三、大四學生，或就讀碩士班者。 2. 技能條件；熟悉下列其中一項或多項工具尤佳： (1) RPA（如Power Automate） (2) Power BI等資料視覺化工具 (3) Python／SQL／AI 模型應用經驗（為加分項） 3. 特質要求：具備主動學習與問題解決能力，樂於接受新技術挑戰。 4. 實習時間：每週至少能配合實習20小時以上(可於面試視實際工作內容調整)。

緯創軟體總部正在尋找一名總部清潔人員，以確保辦公環境的整潔舒適。 清潔人員將負責執行日常清潔工作，包括辦公室、會議室、公共區域等的保潔工作，以確保公司環境的整潔和衛生。 工作內容： 1.執行日常清潔工作，包括但不限於：擦拭桌面、地板吸塵清潔、擦拭玻璃、保持公共區域的整潔等。 2.清潔茶水間，包括垃圾桶、流理台清潔。 3.負責垃圾分類和處理，確保垃圾桶定期清空。 4.巡檢洗手間的衛生環境。 5.協助安排會議室的佈置和清潔。 6.協助處理特殊清潔任務，如窗戶清潔、地毯清潔等，包括偶爾的週末工作。 7.定期檢查清潔用品的庫存，並及時向主管提報需要補充的物品。 8.遵守公司的衛生和安全政策，確保工作環境的安全。

1. 協助人資系統數位轉型專案執行與策劃 2. 員工基本資料維謢、員工離職程序處理 4. 員工證明相關文件處理 5. 保險理賠申請及進度掌控 6. 員工服務分案處理 7. 訓練資料維護 8. 福利（婚喪喜慶）申請程序處理 9. 其他人資相關專案及主管交辦事項

本專區為【實習生】人才履歷媒合專區，歡迎在校學生投遞履歷。 實習職務包括：人資相關（招募、薪酬）、財務（數位專案）、行政、資訊（MIS, AI, Java等）、軟體開發、數位轉型、市場分析。 1. 不限學校、科系、研究主題，每周可上班時間需至少三日，能配合實習半年以上。 2. 請在履歷中註明「期望職務」，我們將依您的專業媒合適合的實習職務。 3. 完成媒合後本公司將主動與您聯繫，毋需重複投遞。 4. 可附研究專題、修課紀錄、相關語文、專業檢定、訓練證照等資料，以增加媒合成功機會。

【工作內容】 • 負責車載顯示驅動晶片的物理實現（APR），包括佈局規劃、時鐘樹綜合（CTS）、布線、時序收斂、功耗優化及物理驗證（DRC/LVS）。 • 使用 Synopsys ICC2/Fusion Compiler 進行先進製程節點（如 12nm/7nm）的晶片實現，針對大/中/小尺寸顯示器需求優化 PPA（功耗-效能-面積）。 • 解決車載晶片特有的高可靠性要求（如溫度範圍、EMC/EMI 抗干擾）、低功耗設計（多電壓域）及訊號完整性（SI）問題。 • 與前端設計團隊協作，優化時序約束（SDC），完成 sign-off 時序分析（PrimeTime）。 • 支援 tape-out 流程，生成 GDSII 及交付文件，確保符合車規認證（如 AEC-Q100） 【職務條件】 • 必備工具： -精通 Synopsys ICC2 或 Fusion Compiler 全流程（從 Netlist 到 GDSII）。 -熟悉 PrimeTime（時序簽核）、StarRC（寄生參數提取）、ICV/Calibre（物理驗證）。 【加分項】 • 了解顯示驅動晶片設計（如 TDDI、OLED 驅動）或車載 SoC（如 AutoSAR 架構）。 • 有 ARM Cortex-M/R 或 GPU/Display Pipeline 模組實現經驗。 • 熟悉 UPF/CPF 低功耗流程及車規晶片 DFT（MBIST/Scan）。

The successful candidate will work with team members and apply his/her design techniques to work on different phases of complex logic design for ASIC/SOC project. The role will include working on the following tasks from time to time: HDL coding, documentation, RTL quality check, cooperate with back-end engineer etc. 【Key Responsibilities】 - Responsible for front-end digital logic design in ASIC/SOC projects. - Perform HDL coding (Verilog/SystemVerilog). - Prepare and maintain design documentation (specifications and design documents). - Conduct RTL quality checks (Lint, CDC, power analysis, etc.). - Collaborate with Backend/Physical Design engineers to achieve timing closure. 【Core Requirements】 - Education/Experience: Master’s degree with ≥ 2 years, or Bachelor’s degree with ≥ 3 years of digital ASIC/SOC design experience. - RTL Design: Proficient in RTL coding using Verilog/SystemVerilog or VHDL. - TO / Front-End Flow: Familiar with front-end design flow, including synthesis, Lint, CDC, and STA. - EDA Tools: Experience with tools such as Lint, CDC check, and PrimeTime PX (power analysis). - Documentation: Ability to write design specifications and technical documents. - Collaboration: Work closely with the Design Verification (DV) team on IP verification. 【Preferred Qualifications】 - Familiarity with CPU architectures (x86/ARM/8051). - Knowledge of AMBA bus protocols (AXI/AHB/APB). - Understanding of PCIe protocol.digital IP/SOC design verification.

【主要職責】 負責系統模組 SoM（System-on-Module）之電子電路／系統設計及軟硬體開發工作。 【職務內容】 1. 負責電子電路系統的規劃與研發設計。 2. 執行電路圖設計與電路板佈局規劃。 3. 規劃產品驗證項目，並協助導入至量產階段。 4. 研發過程中與EMC等相關單位協作，確保產品符合規範。 5. 進行備料規劃與BOM建置。

【工作內容】 • Work with team members and apply current functional verification techniques to perform and improve pre-silicon verification quality and product Time to Market • Provide the technical leadership to the DV team for the project • Work independently on various DV tasks and provide technical guidance to the DV team. • Be involved technically in the porting/creation of the DV environment for the new design, block and chip level test plan creation and implementation, coverage analysis, and regression cleanup 【職務條件】 • Master’s degree in Electrical Engineering, Computer Science, or related. • Good understanding of ASIC design verification flow. • RTL coding with Verilog/System Verilog and familiar with front-end design flow and C/C++ programming experiences. • Knowledge of Perl, OVL, SVA, SV, UVM, OVM, script programming, etc. 【其他條件】 • MSEE with a minimum of 5 years, or BSEE with a minimum of 8 years of experience in digital ASIC/SOC design verification • MS/BS degree in EE or CS with expertise in digital IP/SOC design verification.

加入專業 IC 團隊，專責成熟製程的 Analog / Mixed-Signal 晶片開發與版圖設計，實作涵蓋 28nm 節點、ESD 保護與高速 Tx/Rx 模組，適合具備實務經驗並渴望技術突破的版圖工程師。 【工作內容】 • 使用 Laker 或 Virtuoso 進行 Analog / Mixed-Signal 電路之版圖設計 • 使用 Calibre 進行 DRC / LVS 等驗證作業 • 負責 28nm 等低電壓製程節點之 Layout 設計與優化 • 具備 ESD 與 Tx/Rx 電路 Layout 經驗者尤佳 • 與設計團隊密切協作，確保電路性能、面積、可靠度與製程規範之平衡 【職務條件】 • 具備 2 年以上 IC Layout 實務經驗 • 熟悉 EDA 工具：Laker、Virtuoso、Calibre（含 DRC / LVS） • 熟悉 Analog Layout 基礎與高階電路（含 LV、28nm） • 曾參與 IP 整合、版圖組裝與驗證流程 者佳 • 具備主動積極、細心耐心、具抗壓與團隊合作精神，能依時交付任務成果

【Main Responsibility】 Responsible for the design, development, and validation of Display/Multimedia functionalities. 【Job Description】 1. Develop and integrate display drivers for eDP, DP, MIPI DSI, HDMI interfaces, and related bridge ICs. (80%) 2. Perform video and audio codec function verification. (10%) 3. Conduct graphics functionality and performance verification. (10%)

【工作內容】 • 我們正在尋找具備先進製程經驗的 IC Layout 工程師，加入團隊後可以參與高階SoC /Analog IP 的實體實現，並負責以下工作： -Mixed-Mode FinFET Layout 設計與繪製，確保電路佈局在效能、面積與可靠性之間取得最佳平衡。 -進行 FinFET 製程相關的 DRC / LVS / ERC 驗證，確保設計符合法規與 Foundry 要求。 -熟悉 XRC & EM/IR 分析流程，進行可靠性評估，並針對潛在問題提出改善方案。 【職務條件】 • 必備條件：具備 FinFET 製程經驗，能獨立進行版圖設計與驗證。 -具備類比電路佈局經驗，了解電路特性與佈局考量，能與設計工程師密切合作。 -具備良好的溝通能力與團隊合作精神，能在專案時程內交付高品質成果。

【主要職責】 熟悉 Qualcomm 平台，負責維護與開發各硬體平台之 BSP，並依據客戶需求提供加值開發。 【職務內容】 1. 開發各硬體平台相關 BSP 系統與驅動程式移植。 (50%) 2. 維護系統穩定性，並協助完成相關認證。 (25%) 3. 與代工廠合作，提供生產測試需求，以提升量產良率。 (25%)

參與全球顯示技術領域領先企業的驅動IC產品開發專案，負責佈局設計與驗證工作，並與電路設計團隊密切協作，提升產品品質與開發效率。此職務涵蓋先進製程節點、高階模擬設計與整合驗證流程，適合希望在 IC Layout 領域持續精進並拓展技術視野的工程人才。 【工作內容】 • 使用 Virtuoso 或 Laker 進行 Analog / Mixed-Signal 電路之版圖設計 • 使用 Calibre 進行 DRC / LVS 驗證 • 負責 0.18um ~ 0.11um CMOS 製程之版圖規劃與實作 • 與電路設計工程師密切合作，確保版圖設計符合電性與製程需求 【職務條件】 • 具備 2~3 年以上 IC Layout 設計經驗 • 熟悉 IC 版圖設計工具：Virtuoso 或 Laker • 熟悉版圖驗證工具：Calibre（DRC / LVS） • 具備 Analog Layout 經驗者尤佳 • 有 IP 整合經驗者佳

【職務內容】 ˙需具備HV經驗 Level Shifter（含 HV Device）、Charge Pump、Source Driver、OpAmp / DAC、TCON（含 Digital Layout + Clock Tree） ˙需具備3-5年Driver相關經驗 ˙需熟悉繞線（Routing） ˙Block-Level設計經驗可 ˙能讀懂 Calibre DRC command file 語法佳 ˙具備28/22nm HV製程經驗佳 ˙無需英文能力，全台灣團隊

工作內容： 1) 維護現有的系統與文件更新 2) 開發新專案與API開發 3) 整合第三方工具 4) 新技術研究 基本技能需求： 1)熟悉GitHub 2)熟悉 HTML、CSS、javascript 與 JQuery，可以進行基礎前端運用。 3)熟悉 C# 與ASP.NET。 4)熟悉 SQL語法 與 Store Procedure 撰寫應用。 5)熟悉 MVC與.Net Core 開發應用。 加分技能： 1) 熟悉 Web Form 2) 熟悉 Vue.js 3) 熟悉 Microsoft Team Foundation