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5G Digital Circuit Design Verification Engineer (內湖/新竹)

  • 全職

Responsible for digital circuit development verification of 5G New Radio system on FPGA

工作條件

  • 接受身份: 上班族
  • 工作經歷: 不拘
  • 學歷要求: 碩士以上
  • 語文條件: 英文 -- 聽 /精通、說 /精通、讀 /精通、寫 /精通
  • 其它條件: 1. Verilog/System-verilog, C/C++ language, TCL, CSHELL, MAKEFILE, Perl, Python.
    2. Knowledge and hands-on experience of SystemVerilog and UVM. RTL is a plus.
    3. Build the UVM testbench from a scratch.
    4. Building the testbench by purely SV is acceptable.
    5. Ability of building the SoC-level testbench including mounting the VIP and BFM is a plus.
    6. Verify the design via the random pattern by using the UVM.
    7. Experience of creating UVM sequences on IP-level and SoC-level.
    8. Aiming on raising the quality of design. Hands-on experience of the functional coverage and code coverage.
    9. Knowledge/experience of wireless/wireline communications physical layer design is a plus
    10. Team-oriented and capable of working closely with the system engineers and other designers.
    11. Timely-fashion-deliver and can-do-attitude are big plus.

福利制度

年薪及獎金:
發放2個月年終獎金,表現優異者視年度營運及個人表現發放績效獎金與紅利。
福利:
1.贈送員工生日禮品(禮金) 、節慶禮品等。
2.年終活動與摸彩。
3.補助員工文康娛樂活動(如:建置員工健身房、設置盲胞按摩服務等)。
4.健康促進活動(如:專題演講、減重活動等)。
5.健康及醫療諮詢。
6.獎勵員工生育(含員工配偶),並針對懷孕女性員工提供交通補助、孕婦禮遇等照護措施。
7.員工結婚禮金及喪葬慰問金。
8.員工團保。

更新日期:2021-11-24

應徵方式

  • 職務聯絡人: HR
  • 聯絡E-Mail: (請利用104履歷表應徵此工作) 我要應徵
  • 洽: 不接受電洽
  • 洽: 不接受親洽

應徵分析

兩週內0-5人應徵
經歷分佈
新鮮人0%
1~3年50%
3~5年50%
5~10年0%
10年以上0%
學歷分佈
碩士及以上100%
大學0%
專科0%
高中0%
高中以下0%
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