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數位IC設計驗證工程師

  • 全職

1. Digital Verification
2. Develop verification plan and platform for mix-signal design
3. Develop test bench, coverage model and regression with random methodology
4. Execute RTL and gate level simulation, debug failures, manage bug tracking
5. Drive and achieve coverage closure
6. Work closely with design team to identify problems

工作條件

  • 接受身份: 上班族
  • 工作經歷: 三年以上
  • 學歷要求: 碩士以上
  • 語文條件: 英文 -- 聽 /中等、說 /中等、讀 /中等、寫 /中等
  • 其它條件: 1. Master degree or above with EE or CS background
    2. Familiar with Verilog, System Verilog, Perl, C++
    3. Knowledge of System Verilog Assertion
    4. At least 2 years’ experience on DV
    5. Chip Level verification experience is a plus
    6. Knowledge of mix-signal verification is a plus

福利制度

• 年薪14個月,並依據績效調薪
• 實施員工分紅制度
• 依照公司營運目標發給營運獎金
• 優於勞基法的休假制度
• 退休金提撥
• 人性化管理制度,彈性上下班
• 生日禮券,配偶生日禮券
• 三節禮券、結婚禮金、生育禮金、喪事奠儀
• 傷病慰問及急難救助
• 員工身心健康促進關懷方案 (定期健康檢查、視障按摩、EAPs…等福利)
• 高額國內外旅遊補助
• 福委會辦理各項文康、旅遊及家庭聯誼活動
• 語文課程、語文書籍、進修補助
• 員工休閒中心
• 員工餐廳及便利超商 (每月提供定額消費額度)
• 特約商店
• 發給休閒服及紀念品
• 尾牙聚餐摸彩
• 勞保、健保、團保 (同仁團保由公司負擔金額,眷屬亦可自費加入)
公司各項福利制度均比照 / 超越新竹科學園區同業

更新日期:2021-08-24

應徵方式

  • 職務聯絡人: HR
  • 聯絡E-Mail: (請利用104履歷表應徵此工作) 我要應徵
  • 洽: 不接受電洽
  • 洽: 不接受親洽
  • 它: 如本公司現無適合您之職缺,亦歡迎您主動傳送履歷。我們會將您之資料存入人才資料庫中,爾後如有合適您之職務,我們會優先通知您,謝謝!

應徵分析

兩週內0-5人應徵
經歷分佈
新鮮人0%
1~3年0%
3~5年25%
5~10年50%
10年以上25%
學歷分佈
碩士及以上75%
大學25%
專科0%
高中0%
高中以下0%
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