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ASIC 驗證工程主管 / ASIC verification Manager

  • 全職

The verification tasks include block level, chip level verification, test plan creation, scripting, coverage, regression run etc...

工作條件

  • 接受身份: 上班族
  • 工作經歷: 三年以上
  • 學歷要求: 大學以上
  • 語文條件: 英文 -- 聽 /中等、說 /中等、讀 /中等、寫 /中等
  • 其它條件: The candidate is preferred to be MSEE with minimum of 3+ years, in digital ASIC/SOC design verification. More experience will be considered as senior engineer or lead.

    The candidate should have good understanding on ASIC/SOC design flow and should have:
    0. Familiar with one of major verification languages: UVM, C, C++, SystemVerilog, Verilog
    1. Good knowledge of design verification methodology, such as UVM or OVM and coverage driven verification methodology
    2. Many experiences with simulation model creation and the testbench build
    3. Strong RTL coding with Verilog and familiar with front-end design flow
    4. Background in one of the areas below will be a strong plus:
    a. Strong C/C++ software development experiences for ARM based SoC system
    b. Video, display, GPU, DDR, PCIe, USB etc..
    5. Be familiar with scripting language, such as Perl, C shell, Makefile

福利制度

【法定項目】
暫不提供

【其他福利】
暫不提供

1.人性化管理
2.員工紅利 : 依據公司獲利與個人績效發放
3.三節獎金/禮品:依據公司獲利與個人績效發放
4.勞保/健保/退休金提撥
5.週休二日
6.特休/年假
7.設置免費點心區

更新日期:2021-10-13

應徵方式

  • 職務聯絡人: Gavin
  • 聯絡E-Mail: (請利用104履歷表應徵此工作) 我要應徵
  • 洽: 不接受電洽
  • 洽: 不接受親洽

應徵分析

兩週內0-5人應徵
經歷分佈
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學歷分佈
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