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Sr. ASIC Design Engineer(台北)

  • 全職

1. Demonstrate an expert knowledge of System Verilog (SV) or similar verification language
2. Demonstrate an expert knowledge of Verilog for chip design and verification
3. Must be able to read specifications, create a MAS, then implement the design
4. Must understand the ASIC flow from MAS to silicon including RTL design, verification, synthesis, timing constraints, GLS, FPGA prototyping, and first silicon bring up and debug
5. Experience with high speed serial protocols is a requirement (USB3, PCIe, Ethernet, etc.)
6. Experience with creating module level test benches and BFMs

工作條件

  • 工作經歷: 五年以上
  • 學歷要求: 大學 碩士
  • 語文條件: 英文 -- 聽 /中等、說 /中等、讀 /中等、寫 /中等
  • 其它條件: 1. BA/MS degree and 5+ years of relevant work experience
    2. Good understanding of digital design and verification practices
    3. Be able to take a specification, write RTL and simulation vectors to verify their RTL.
    4. Experience using System Verilog (SV) and at least one prior RTL design.
    5. Familiarity with PCIe, USB2, or USB3 is a requirement.

福利制度

法定項目

其他福利


勞保、健保
公司給付之團體保險(含意外、醫療險壽險、旅行平安險、附加意外險等)
定期勞工健康檢查


年終獎金
現金分紅
員工配股
優渥推薦獎金
生育禮金
季慶生會
尾牙聚餐
員工秋遊
年節禮品
周年紀念品
通勤補助、竹北-台北交通車、桃園-台北交通車


週休二日
優於勞基法之特休

更新日期:2021-12-08

應徵方式

  • 職務聯絡人: Joy Huang
  • 聯絡E-Mail: (請利用104履歷表應徵此工作) 我要應徵
  • 洽: 不接受電洽
  • 洽: 不接受親洽

應徵分析

兩週內0-5人應徵
經歷分佈
新鮮人0%
1~3年0%
3~5年100%
5~10年0%
10年以上0%
學歷分佈
碩士及以上100%
大學0%
專科0%
高中0%
高中以下0%
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