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Digital/Logic Design Engineer(台北)

  • 全職

1. Design RTL/Logic using Verilog
2. Simulate and develop IPs and Subsystems
3. Validate silicon and debug

工作條件

  • 接受身份: 應屆畢業生
  • 工作經歷: 一年以上
  • 學歷要求: 碩士以上
  • 語文條件: 英文 -- 聽 /精通、說 /精通、讀 /精通、寫 /精通
  • 其它條件: 1. MS in Electrical Engineering or Computer Science is preferred (or equivalent).
    2. 0-2 years working experience in logic design
    3. Experience with at least one product development is nice to have
    4. Good Communication skills

福利制度

法定項目

其他福利


勞保、健保
公司給付之團體保險(含意外、醫療險壽險、旅行平安險、附加意外險等)
定期勞工健康檢查


年終獎金
現金分紅
員工配股
優渥推薦獎金
生育禮金
季慶生會
尾牙聚餐
員工秋遊
年節禮品
周年紀念品
通勤補助、竹北-台北交通車、桃園-台北交通車


週休二日
優於勞基法之特休

更新日期:2021-09-27

應徵方式

  • 職務聯絡人: Joy Huang
  • 聯絡E-Mail: (請利用104履歷表應徵此工作) 我要應徵
  • 洽: 不接受電洽
  • 洽: 不接受親洽

應徵分析

兩週內0-5人應徵
經歷分佈
新鮮人0%
1~3年0%
3~5年67%
5~10年33%
10年以上0%
學歷分佈
碩士及以上67%
大學33%
專科0%
高中0%
高中以下0%
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