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High Speed SerDes IC Design Engineer (類比)

  • 全職

Job Descriptions:
1. Design and optimize transistor level circuits (analog/mixed-signal) for high-speed SerDes IP.
2. Behavioral modeling (verilog/verilog-a/verilog-AMS) of circuit blocks and sub-systems.
3. Supervise layout.
4. Silicon bring up, characterization, and debugging.
5. Design and silicon documentation.

Requirements:
1. Very good fundamentals in analog/mixed-signal circuit design.
2. Experience in high-speed analog front-end, CTLE/DFE/FFE, CDR, PLL, TX/RX equalization, or frequency synthesizer preferred.
3. Familiar with Cadence Virtuoso tools.
4. Experience in lab equipments and bench tests.
5. Familiar with datacom standards such as PCIe, USB, SATA, eDP, HDMI or 10G Ethernet a plus.
6. Familiar with communication theory and system modeling (Matlab)
7. Must be a good team player with strong desire to succeed.
8. Fluent in English. Mandarin a big plus.
9. MSEE or PhD with at least 5 years of CMOS experience, of which at least 3 years in high-speed SerDes.

工作條件

  • 工作經歷: 五年以上
  • 學歷要求: 碩士
  • 語文條件: 英文 -- 聽 /中等、說 /中等、讀 /中等、寫 /中等
  • 工作技能: 類比IC電路設計、類比電路設計
  • 其它條件: Cadence Design Systems Environment and Matlab Simulink
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  • 歡迎原住民【相關法令】、二度就業

福利制度

法定項目

其他福利

1.具競爭力的薪資水準
2.自到職日起即享有優於勞基法的特別休假
3.具健全之勞保、健保、勞退金制度
4.健康檢查
5.人性化的管理制度

更新日期:2021-10-31

應徵方式

  • 職務聯絡人: 刘女士
  • 聯絡E-Mail: (請利用104履歷表應徵此工作) 我要應徵
  • 洽: 不接受電洽
  • 洽: 不接受親洽

應徵分析

兩週內0-5人應徵
經歷分佈
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學歷分佈
目前無資料
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