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APR實體設計工程師

  • 全職

• Perform top level partitioning, budgeting, pin placement, IR analysis from floor planning to route.
• Perform block level physical implementation and signoff including floorplan, pin placement, partitions, power grid, clock tree/mesh synthesis, routing, ECO, IR Drop, EM sighoff and physical verification signoff, top level timing signoff.
• Develop physical design methodologies and automation scripts for various implementation steps.

工作條件

  • 接受身份: 上班族
  • 工作經歷: 五年以上
  • 學歷要求: 大學
  • 語文條件: 英文 -- 聽 /精通、說 /精通、讀 /精通、寫 /精通
  • 工作技能: IC版圖佈局佈線
  • 其它條件: • Hands-on experience performing timing closure on advanced FinFET processes (14/16nm or newer)
    • Hands-on experience with large, hierarchical SoC with multiple power and clock domains, and datapaths.
    • Ability to work well with others and a belief that engineering is a team sport
    • Fluent in written and spoken English
    • Join the cutting-edge company in Silicon Valley as a Physical Design Engineer.
    所需特殊技能:(熟悉)
    • Strong skills with Synopsys ICC2
    • Experience with TCL programming.

福利制度

1. 在職訓練、三節獎金
2. 生日禮金、國內外旅遊
3. 年終分紅及其他福利制度,並可享有美國總公司之認股權利
4. 週休二日

更新日期:2021-04-06

應徵方式

  • 職務聯絡人: 鄭彩雯
  • 聯絡E-Mail: (請利用104履歷表應徵此工作) 我要應徵
  • 洽: 不接受電洽
  • 洽: 不接受親洽

應徵分析

兩週內0-5人應徵
經歷分佈
新鮮人0%
1~3年0%
3~5年0%
5~10年0%
10年以上100%
學歷分佈
碩士及以上50%
大學50%
專科0%
高中0%
高中以下0%
清除

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