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Physical IP CAD Engineer

  • 全職

1. EDA kits (Verilog, LEF, liberty) establishment, quality analysis and delivery for digital IPs
2. Liberty (NLDM,CCS,LVF…) characterization, quality analysis and flow establishment for digital IPs
3. Spice-netlist/GDS generation, Quality analysis and delivery for digital IPs
4. Design flow automation and in-house tool development


工作條件

  • 接受身份: 上班族
  • 工作經歷: 三年以上
  • 學歷要求: 碩士以上
  • 語文條件: 英文 -- 聽 /中等、說 /中等、讀 /中等、寫 /中等
  • 其它條件: 1. 3+ years of experience in any digital IP development
    2. Experience in Verilog, LEF, SPICE, GDS, Liberty and SPICE simulation
    3. Experience in handling ASIC design flow
    (ex. synthesis flow, place & route flow, static timing analysis, design for test) is a plus
    4. Experience for process below 12nm-finfet is a plus

    擅長工具:
    1. Proficient in script programming language ,C-shell, TCL , Python or others
    2. Familiar with EDA tools, such as spice simulator (spectre,hspice), verilog simulator (vcs,ncverilog,modelsim) and liberty-characterization (liberate,siliconsmart)




福利制度

法定項目

其他福利

1.優於同業的薪資水準以及工作獎金。
2.交通津貼補助。
3.優於法令的休假制度。
4.完備的員工保險。
5.員工年度體檢。
6.其他福利及活動:三節禮品或禮金、慶生會、不定期聚餐、下午茶供應、國內員工旅遊、家庭日、尾牙、公司創立周年慶祝會...等。
7.內部推薦獎金。

更新日期:2021-09-17

應徵方式

  • 職務聯絡人: 邱先生
  • 聯絡E-Mail: (請利用104履歷表應徵此工作) 我要應徵
  • 洽: 不接受電洽
  • 洽: 不接受親洽

應徵分析

兩週內0-5人應徵
經歷分佈
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學歷分佈
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