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ASIC Verification Engineer/ASIC 驗證工程師(新竹)

  • 全職

1. Develop and maintain block and chip level verification environment
2. Execute and manage test plan
3. In charge of Subsystem DV for SPEC-IN Project

1.block 與 chip level 驗證環境開發與維護
2.規劃與執行測試項目
3.依據規格負責子系統驗證

工作條件

  • 工作經歷: 不拘
  • 學歷要求: 大學以上
  • 語文條件: 中文 -- 聽 /中等、說 /中等、讀 /中等、寫 /中等
    英文 -- 聽 /中等、說 /中等、讀 /中等、寫 /中等
  • 其它條件: 1. Experience with Verilog/System Verilog/UVM is preffered
    2. ARM Based SOC verification experience is a plus

    1. 有使用Verilog/System Verilog/UVM 撰寫 test pattern 經驗尤佳
    2.具有ARM based SoC 驗證相關經驗為佳
  •  
  • 歡迎應屆畢業生、研發替代役、外籍人士

福利制度

【法定項目】
暫不提供

【其他福利】
暫不提供

1.人性化管理
2.員工紅利 : 依據公司獲利與個人績效發放
3.三節獎金/禮品:依據公司獲利與個人績效發放
4.勞保/健保/退休金提撥
5.週休二日
6.特休/年假
7.設置免費點心區

更新日期:2021-11-20

應徵方式

  • 職務聯絡人: Gavin
  • 聯絡E-Mail: (請利用104履歷表應徵此工作) 我要應徵
  • 洽: 不接受電洽
  • 洽: 不接受親洽

應徵分析

兩週內0-5人應徵
經歷分佈
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學歷分佈
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