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ASIC Engineer (新竹)

  • 全職

1. Writing testbench and /or run mix-mode simulation.
2. Writing sensor timing control HDL code.
3. ISP(Image Signal Processing) development, HDL code and model.
4. Familiar with system-verilog is a plus.
5. Familiar with EDA tool is a plus(DC/PTIME/FORMAL/TESSENT/…)
6. Familiar with Customsim(XA) or Finesim is a plus.
7. Familiar with Xilinx FPGA development(design & debugging) is plus.

工作條件

  • 接受身份: 上班族
  • 工作經歷: 二年以上
  • 學歷要求: 碩士以上
  • 語文條件: 英文 -- 聽 /中等、說 /中等、讀 /中等、寫 /中等
  • 其它條件: 具ASIC design、Sensor 相關經驗尤佳。

福利制度

法定項目

其他福利

◆ 薪酬/分紅 / 配股
1.優於市場的薪資水準
2.員工紅利

◆ 獎金 / 禮品類
1.年終獎金
2.三節禮金
3.生日禮金
4.勞動節禮金

◆ 休假制度
1.週休二日
2.彈休七日
3.特休預給制

◆ 補助類
1. 結婚、生育、住院、喪葬
2. 每季部門聚餐

◆ 其他
1. 開放式的免費零食與飲料
2. 定期健康檢查
3. 團體保險

更新日期:2021-11-29

應徵方式

  • 職務聯絡人: HR
  • 聯絡E-Mail: (請利用104履歷表應徵此工作) 我要應徵
  • 洽: 不接受電洽
  • 洽: 不接受親洽

應徵分析

兩週內0-5人應徵
經歷分佈
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學歷分佈
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