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Principal Member of Technical Staff - ASIC Design Engineer

  • 全職

Senior level ASIC design engineer
[Responsibility]
Module level design and verification activities including:
• Design digital control or datapath logic using Verilog HDL
• Design synthesis using RTL Complier
• RTL linting using preferred lint tool
SoC integration
FPGA design and lab debug

工作條件

  • 工作經歷: 二年以上
  • 學歷要求: 大學 碩士
  • 語文條件: 英文 -- 聽 /中等、說 /中等、讀 /中等、寫 /中等
  • 工作技能: 數位晶片產品開發、數位電路分析設計
  • 其它條件: [Qualifications]
    • BS or MS degree in EE.
    • 5 years of ASIC design experience.
    • Solid understanding of digital IC design basics in terms of datapath, control, clocking, synthesis, timing analysis, ..., etc.
    • Familiar with Verilog and common EDA tools in ASIC design.
    • Experience with ARM and AMBA interconnect, Ethernet, TCP/IP, Serdes interfaces, peripherals (such as PCIe, USB, Flash) or DDR is a plus.
    • Good written and verbal communication in English.

福利制度

1.週休二日
2.人性化管理
3.彈性上下班
4.固定年度調薪
5.績效獎金
6.員工推薦獎金
7.發明暨專利申請獎金
8.完善之計劃性/階段性教育訓練
9.享勞健團保
10.婚喪喜慶/生育補助及住院慰問
11.特約商店優惠等

更新日期:2021-11-30

應徵方式

  • 職務聯絡人: LiuJoe
  • 聯絡E-Mail: (請利用104履歷表應徵此工作) 我要應徵
  • 洽: 不接受電洽
  • 洽: 不接受親洽

應徵分析

兩週內0-5人應徵
經歷分佈
目前無資料
學歷分佈
目前無資料

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