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3/02 Principle Engineer

  • 台北市內湖區
  • 10年以上
  • 大學

1.At least 10+ years of experience in digital IC design (RTL) and verification. 2.MS or PhD degree in electrical engineering or equivalent experience 3.Familiar with digital IC design, DFT, and FPGA emulation flow 4.Experienced in SoC architecture, Embedded Processor(DSP/MCU), and bus (ARM bus) system architecture design 5.Experienced in chip integration, External Memory Interface design, system verification job and low power design. 6.Experience/familiar in natural language processing (NLP), including word segmentation, word vectors, named entity recognition, text classification, sequence tagging, and generation is a plus. 7.Familiar with Transformer model, LLM is a plus 8.Experience with security hardware design is a plus

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0~5人應徵

3/02 (資深)工程師 Sr. Engineer/ Engineer (Analog engineer)

  • 台北市內湖區
  • 3年以上
  • 大學

1.MS or PhD degree in electrical engineering or equivalent experience 2.3+ years of experience in mixed-mode IC design. 3.Proficient in Circuit Design and Signal Processing. 4.Familiar with ADC/DAC, Bandgap, Sigma/Delta ADC, and low-noise high-resolution ADC (12+ bits) design is a plus 5.Familiar with analog design flow and EDA tools 6.Strong Analytical Capabilities and Troubleshooting Skills 7.Familiar with C/C++

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0~5人應徵

3/02 (資深)工程師 Sr. Engineer/ Engineer (Digital engineer)

  • 台北市內湖區
  • 3年以上
  • 大學

1.MS or PhD degree in electrical engineering or equivalent experience 2.Familiar with logic design and Verilog coding 3.Familiar with logic design flow and EDA tools 4.Familiar with C/C++ 5.Experienced in SoC architecture, Embedded Processor(DSP/MCU), and bus (ARM bus) is a plus. 6.Algorithm to RTL design experience.

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0~5人應徵

3/02 (資深)工程師 Sr. Engineer/ Engineer (AI engineer)

  • 台北市內湖區
  • 3年以上
  • 大學

1.MS or PhD degree in electrical engineering or equivalent experience 2.Excellent proficiency in Python programming 3.Familiarity with TensorFlow, PyTorch, Keras, or other machine learning frameworks. 4.Experience in natural language processing (NLP), including word segmentation, word vectors, named entity recognition, text classification, sequence tagging, and generation is a plus 5.Strong self-learning and problem-solving abilities, along with excellent teamwork and proactive awareness. 6.Familiar with Transformer model and LLM is a plus. 7.Familiar with digital IC design, DFT, and FPGA emulation flow is a plus.

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0~5人應徵

3/01 【台南】【2024暑期實習】Physical Design工程師

  • 台南市永康區
  • 經歷不拘
  • 碩士

聯詠科技2024暑期實習計畫,提供您貢獻所學、學習成長的實習平台與成長機會。 誠摯歡迎您加入我們,和聯詠一起並肩打造智慧影像影響全視界! ●上班時間為週一至週五8:30-17:30,週休二日。 ●實習計畫可配指導教授會議,依規定請假。 ●每位實習生有專屬指導者共同參與專案性工作。 ●實習地點於新竹,外地同學享住宿補助。 ●實習期間表現優秀者,可優先參與聯詠正職預聘計畫。 ●申請條件: 1. 碩博班等電資學院相關系所在學學生(含預碩生)。 2. 應徵前,請先徵得指導教授同意參與暑期實習。 3. 實習期間:2024暑期 (視各校本學期結束與下學期開學的期程而定)。 4. 投遞104人力銀行暑期實習生職缺,於自傳中說明論文或專題研究方向,並檢附成績單。預碩生請於學歷欄註明碩士學歷。 ●工作內容: 1. APR physical design, including floorplan, power plan, physical synthesis, clock tree, routing, DRC/LVS to tapeout 2. APR physical design methodology development & automation ●需求條件: 1. 修課包含VLSI相關課程, 具備邏輯電路基本觀念 2. 曾修習VLSI lab 或TSRI(原CIC)課程Cell-Based IC Physical Design with SOC Encounter(IC Compiler)等流程實作尤佳 3. 研究領域為EDA相關尤佳

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6~10人應徵

3/01 PI/SI 工程師 (IR/codesign)

  • 新竹縣竹北市
  • 5年以上
  • 大學

• Co-work with package design team to complete a substrate layout that will meet the design objectives for performance, cost and quality. • Co-work with SOC team to complete Bump floorplan and RDL routing. • Power mesh/power density flow development and related flow development and enhancement. • Provide power plan result for PR team. • Chip IR signoff : provide the result and solution to APR & package team • Chip level PEM/SEM simulation and fixing plan providing. • SIR/DIR/PEM/SEM result data review and verification. • Familiar with Voltus / Redhawk experience is required.

待遇面議 員工1100人
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0~5人應徵

3/01 數位IC設計工程師

  • 新竹市
  • 2年以上
  • 碩士

1. Verilog Design for Image processing, Machine vision/learning, and accelerator 2. ARM-based SOC FPGA implementation 3. Verilog Verification 4. RTL Synthesis 5. STA 6. Formal Equivalent Check

待遇面議
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11~30人應徵

3/01 FPGA design engineer

  • 台北市內湖區
  • 經歷不拘
  • 碩士

1、Develop FPGA for •3GPP 4G/5G physical layer •Other communication tester 2、Provide clear interface for upper layer. 3、Study related specification. 4、Develop in verilog language. 5、Use Matlab for verification. 6、Use Xilinx Vitis tool for FPGA implementation.

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0~5人應徵

3/01 FAE應用工程師

  • 高雄市鼓山區
  • 經歷不拘
  • 大學

1. 熟悉Power IC(PMIC) , Motor Driver IC 等相關應用。 2. 配合業務拜訪客戶 與 產品規格介紹。 3. 提供客戶技術應用 與 諮詢。 4. 售後服務支援。

待遇面議 員工15人
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0~5人應徵

3/01 數位IC設計工程師

  • 新竹縣竹北市
  • 經歷不拘
  • 大學

1. Digital circuit design, simulation, and tape-out (including Synthesis, DFT, ...etc) - Interface design (I2C, SPI, SMBus, PMBus, I3C, SVID, SVI2, ...etc) - Memory control (Efuse, OTP, MTP, ...etc) - Power management IC control state machine - Analog circuit control, ADC scheduling, telemetry reporting - MCU base application (8051, M0, ...etc) 2. FPGA hardware design for pre-silicon verification 3. Static Timing Analysis (STA) 4. Accelerators development for advanced power converter topologies

待遇面議
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0~5人應徵

3/01 DMOS 資深研發工程師 Senior Design Engineer (新竹/台北)

  • 台北市內湖區
  • 5年以上
  • 碩士

Overall Purpose of Position: This position is responsible for MOSFET designs. Primary functions include: • Power device structure and process simulation with TCAD tools including Tsuprem4, Medici, and Sentaurus. • Device characterization with LCR meter, curve tracer, FET test, etc. • Layout design for power devices with L-edit. • Work closely with the marketing, packaging, product engineering, and integration groups to design, develop, and launch new products and next generation platforms.

待遇面議 外商公司
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0~5人應徵

3/01 台灣半導體研究中心-113年研發替代役-Cell-based IC設計CAD工程師_設計服務組(112-053)

  • 新竹市
  • 經歷不拘
  • 碩士

1. IC設計流程自動化開發與維護 2. EDA軟體/IP安裝與管理 3. 評估EDA軟體及矽智財 (Silicon IP) 需求 4. 協助提供學界EDA軟體及矽智財使用服務並提供技術支援 5. 其他主管交辦事項

待遇面議 員工1500人
  • 不想看到這個公司
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11~30人應徵

3/01 Advanced IC Design Engineer

  • 台北市中正區
  • 2年以上
  • 碩士

1. Team player of SoC top-down design methodology 2. RTL coding/System Verilog, C, FPGA synthesis/verification, and algorithm creation 3. Experience with USB, Flash memory/card and MCU chip system design is a plus

待遇面議 員工320人
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6~10人應徵

3/01 APR_(Sr.) Physical Design Engineer/Technical (Assistant) Manager

  • 新竹縣竹北市
  • 2年以上
  • 專科

1. Responsible for test chip physical implementation by using automatic place and route tools. The P&R processes including floorplanning, power plan synthesis and analysis, physical timing optimization, clock tree synthesis, routing, and post-routing optimizations. 2. Responsible for physical verification including DRC, LVS and ESD checking. 3. Working on advanced process node design methodology, PD execution and sign-off

待遇面議
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6~10人應徵
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