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3/29 FPGA design engineer

  • 台北市內湖區
  • 經歷不拘
  • 碩士

1、Develop FPGA for •3GPP 4G/5G physical layer •Other communication tester 2、Provide clear interface for upper layer. 3、Study related specification. 4、Develop in verilog language. 5、Use Matlab for verification. 6、Use Xilinx Vitis tool for FPGA implementation.

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11~30人應徵

3/29 IC Design Engineer(Taipei)

  • 台北市中正區
  • 經歷不拘
  • 碩士

1. 負責UFD IC system design validation. 2. USB validation environment creation. 3. New USB flash disk controller design to support new 3D flash(A18002) 4. Job located at Taipei office. 5. 對IC 設計 Top-down design flow 有興趣 6. 熟悉Verilog / C / C++ 或FPGA

待遇面議 員工320人
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大於30人應徵

3/29 Advanced IC Design Engineer

  • 台北市中正區
  • 2年以上
  • 碩士

1. Team player of SoC top-down design methodology 2. RTL coding/System Verilog, C, FPGA synthesis/verification, and algorithm creation 3. Experience with USB, Flash memory/card and MCU chip system design is a plus

待遇面議 員工320人
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0~5人應徵

3/28 Digital IC Design Engineer 數位IC設計工程師/Manager

  • 台北市內湖區
  • 經歷不拘
  • 碩士

1. RTL design & simulation 2. Cell base design flow 3. Digital verification 4. Design documentation 孰悉以下工具: Verilog coding, 與 Cell base design flow 具有以下相關經驗尤佳: 1. Memory controller 相關經驗 2. low power design flow 相關經驗 3. MCU開發相關經驗 4.FPGA 開發與 SOC整合和驗證

待遇面議 員工20人
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11~30人應徵

3/28 數位IC設計工程師 (Digital IC Design Engineer) [Taipei]

  • 台北市中山區
  • 經歷不拘
  • 碩士

【工作職責 (Responsibilities)】: Work with a team to: ★ Plan design architecture. ★ Develop high quality digital design. ★ Be familiar with IC design flow. 【符合條件 (Qualifications)】: 必須條件 (Minimum Qualifications): ★ MS degree in Electrical Engineering, Computer Science or related field. ★ Proficient in Verilog coding and verification. ★ Experienced in front-end IC design flow. 優秀條件 (Preferred Qualifications): ★ Experienced in C language. ★ Experienced in scripting language. ★ Distinguished organizing abilities. ★ Outstanding problem analysis and debugging skills. ★ Optimistic and self-driven personality.

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11~30人應徵

3/28 NPU AI晶片系統架構開發資深工程師

  • 台北市士林區
  • 經歷不拘
  • 碩士

英業達近年進攻各種邊緣 AI 運算應用領域,我們是英業達 AI 晶片設計研發團隊,具備多年 AI 與 Processor IC 設計經驗,現正積極投入類神經網路加速器 IP 研發,我們主要工作為應用 Verilog 與 Python,導入來自國際知名 GPU 公司的設計觀念,開發極具競爭力的 AI processor IP,建立完整的Hardware / Software Co-sim 的環境,所有軟硬體皆 in-house 獨立自主研發,2023 年推出已被數家台灣知名上市 IC 設計公司採用,市場需求踴躍,現正積極擴大招募新血,歡迎對 IC 設計、CPU 開發、NPU AI 加速器開發有熱誠的朋友加入!

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11~30人應徵

3/28 資深數位IC設計工程師 (Senior Digital IC Design Engineer) [Taipei]

  • 台北市中山區
  • 5年以上
  • 碩士

【工作職責 (Responsibilities)】: ★ ARM series CPU integration ★ System bus architecture design and implementation 【Professional Experience】: ★ Experienced in ARM series CPU integration flow (ARM9, CA7, etc.) ★ Experienced in ARM cache, MMU, TCM design ★ Experienced in system bus architecture (AMBA AHB/AXI) design ★ Experienced in SoC chip integration 【符合條件 (Qualifications)】: 必須條件 (Minimum Qualifications): ★ Outstanding problem analysis and debugging skills. ★ Experienced in Verilog RTL language ★ Experienced in digital IC design front-end flow ★ Experienced in CAD tool usage such as simulation tool, linting tool, synthesis tool, member compiler 優秀條件 (Preferred Qualifications): ★ Nice to have experiences in scripting language. ★ Nice to have experiences in FPGA flow ★ Nice to have experiences in C language.

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0~5人應徵

3/28 【研發替代役】Digital Design Engineer(台北)

  • 台北市內湖區
  • 經歷不拘
  • 碩士

-Master/PhD Degree in EE/CS or relevant -Solid knowledge of semiconductor logic design and flow. -Good understanding of video, computer and communications systems is a plus -It is a plus to be familiar with DisplayPort, HDMI, USB and PC Express or other communication protocols

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11~30人應徵

3/28 Sr. Algorithm development Engineer(台北)

  • 台北市內湖區
  • 5年以上
  • 碩士

1. Responsible for display and image processing algorithm development. 2. Participate in system architecture definition, algorithm developing and evaluation, algorithm implementation and simulation.

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0~5人應徵

3/28 資深數位IC設計工程師 (Senior Digital IC Design Engineer_ISP and Video Codec) [Hsinchu/Taipei]

  • 台北市中山區
  • 5年以上
  • 碩士

【工作職責 (Responsibilities)】: ★ Plan design architecture. ★ Develop high quality digital design. ★ Be familiar with IC design flow. ★ Professional Experience ★ Experienced in image/video module design ★ Experienced in SoC front-end integration flow ★ In-house core algorithms' module design 【符合條件 (Qualifications)】: 必須條件 (Minimum Qualifications): ★ Experienced in Verilog RTL language ★ Experienced in digital IC design front-end flow ★ Experienced in CAD tool usage such as simulation tool, linting tool, synthesis tool ★ Familiar with video codec algorithm (H.264, H.265, H.266, AV1)

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0~5人應徵

3/28 Sr. APR Engineer(台北)

  • 台北市內湖區
  • 5年以上
  • 大學

1. In charge of implementing digital circuits for mixed-signal design (from gate level netlist to GDS) 2. Performing daily tasks including floor-plan, CTS, PnR, STA, Power budget, IR-drop / EM / Cross-talking analysis and sign-off. 3. Estimation of efforts and schedules for assigned project. 4. Close cooperation and interaction with other design teams in different company sites.

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0~5人應徵

3/28 資深數位IC設計工程師 (Senior Physical Design Engineer) [Taipei]

  • 台北市中山區
  • 8年以上
  • 大學

【工作職責 (Responsibilities)】: ★ Netlist-to-GDS design flow. including power plan, floorplan, placement, timing optimization, clock tree synthesis and routing ★ STA timing analysis and fixing ★ Physical verification, including DRC, LVS, IR drop and DFM analysis. ★ Physical design flow development and automation 【符合條件 (Qualifications)】: 必須條件 (Minimum Qualifications): ★ 電機、資訊相關科系,學士或碩士畢業 ★ 具有獨立思考的能力,並習慣與團隊合作解決問題 ★ 高度的學習動機、願意投入精力分析和解決問題 優秀條件 (Preferred Qualifications): ★ 具有IC相關 tape out經驗 ★ 熟悉Tcl, Python語言

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0~5人應徵

3/27 混合訊號IC設計工程師

  • 台北市大安區
  • 3年以上
  • 碩士

1. 研究、設計、模擬與驗證類比IC電路。 2. >5GHz SerDes, PLL, CDR設計經驗佳。 3. 具製程整合、元件工程及邏輯處理經驗佳。 4. 規劃與掌控專案進度時程。 5. 維護及改善既有的類比IC。 6. 負責相關技術文件的閱讀與撰寫。

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6~10人應徵

3/27 Manager/Teamleader IC Design - Taipei Office

  • 台北市內湖區
  • 10年以上
  • 大學

Development: ‧ Assist management team in IC roadmap and product definition specification. ‧ Manage a team of IC designer with responsibility to bring design to production. ‧ Perform as project manager to lead project execution. ‧ Perform IC specification and RTL design. ‧ Perform design verification, building testbench and testcases. ‧ Perform design code review and maintain design quality. ‧ Perform top-level integration and support backend activities for tape-out. ‧ Perform system validation through FPGA prototyping. ‧ Support Silicon validation and IC production. ‧ Perform design documentation. ‧ Manage third party design house or backend support ‧ Support IC design infrastructure like IT, tools, software, design server etc. ‧ Study and keep up knowledge of industrial spec, e.g. USB, Power Delivery, Audio, I2S, I2C etc. Technical/Customer Support ‧ Provide technical support to key customers and field engineers. ‧ Customer design-in support. ‧ Prepare training material and conduct training, if needed. Requirements: ‧ Degree/Master in Electrical/Electronic Engineering ‧ 10-15 years experience in the area of digital IC design ‧ 5-10 years experience in managing a design Centre ‧ Working experience from design to silicon are essential ‧ Knowledge and working experience with wired and wireless connectivity technology are desirable.

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0~5人應徵

3/27 數位IC設計工程師

  • 台北市內湖區
  • 1年以上
  • 大學

※實際任用職稱依個人相關經歷敘薪。 1.各類平面顯示器驅動晶片數位電路設計. 2.參與新產品開發規格定義ˋ區塊規劃ˋ設計模擬ˋ整合和驗證. 3.與類比ˋ系統和佈局設計工程師溝通合作,共同研發最具競爭力的產品 4.開發CP 測試程式,從 CP 測試程式流程 實際驗證所設計數位電路之可測試性。

待遇面議 員工30人
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11~30人應徵

3/27 語意及語音邊緣AI機器學習(Edge AI on Chip/MCU/OS)嵌入式韌體/晶片/系統軟硬整合經驗佳

  • 台北市內湖區
  • 1年以上
  • 專科

具有語音/語意AI演算法在Chip/MCU或Edge Device作業系統上之嵌入式韌體或嵌入式系統相關開發經驗或科系背景者,歡迎投遞履歷面談: 一、語意語音AI嵌入式系統(AI on OS) 1.開發適用於邊緣終端裝置之輕量型自然語意/語音演算法,能於邊緣端直接進行自然語意聲控互動快速回應。 2.能於Edge Device作業系統(Linux/Windows/Mac/Android/iOS/ROS等) ,如PC/NB/手機/平板/智慧音箱/數位看板/各式Kiosk機台/Robot或樹梅派/Arduino,開發AI自然語意/語音聲控互動應用程式軟體及與第三方軟硬體系統整合經驗。 二、語意語音AI嵌入式韌體(AI on Chip) 1.以Tiny ML將語意/語音演算法以韌體嵌入Edge端之MCU/IC,可直接於晶片上進行AI推論運算。 2.熟悉Wearable/Hearable/智慧載具/3C家電/玩具等語音聲控晶片/FPGA/Arduino/Raspberry Pi或其他載板/機板之AI語音/語意演算法韌體開發,並與其他周邊元件進行整合之相關專長經驗 三、語意語音AIoT智慧物聯網 於公有雲或私有雲開設CPU&GPU的Docker/VM,建立具有深度學習訓練與推論能力之語意語音雲智慧,於雲與端之間建立AIoT架構,將Client或Edge AI推論回應收集的語料數據回送cloud進行retrain後,將優化後的新模型重新派送至Edge/Client更新AI。 相關專長經驗: 1.需具有以ML/Rule-based在邊緣端AI on OS或AI on Chip建立中文華語(繁中/簡中)語意語音演算法之能力經驗,若具有英語文等外語語意語音演算法之設計與邊緣端裝置與韌體嵌入能力經驗者更佳。 2.具有NLU/NLP或STT/TTS演算法在Tensorflow/Keras/PyTorch等DL類神經架構模型於邊緣終端裝置MCU Chip之coding編碼實現能力經驗。

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6~10人應徵

3/27 SoC Physical Design Engineer (內湖)

  • 台北市內湖區
  • 1年以上
  • 大學

1. Perform gate level netlist to GDS design independently including and not limit to floor planning, place&route, clock tree synthesis, timing sign off and physical verification. 2. For DFT engineers, need to able to implement scan chain, atpg, mbist, jtag, IP test logic into netlist. 3. Perform design IP implementation, IR drop analysis, DFT, STA and foundry merge. 4. Work with manager to achieve assigned tape out target.

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