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4/25 Staff Design Verification Engineer

  • 新竹縣竹北市
  • 6年以上
  • 碩士

The Opportunity Central Engineering AMS-IP team provides leading-edge SerDes PHY solutions and other Analog Mixed-Signal IPs to support all Marvell products. Job Responsibilities: ASIC design engineer responsible for the design, verification and evaluation of digital circuits in high-speed data communication ICs. The candidate will be involved in verification plan development, test environment setup, modeling, testcase development and execution. He/She will be responsible for block and /or chip level verification. The responsibilities include but not limited to. * Improve the design methodology and flow. * Design verification for various type of SerDes IPs ranging from 10Gbps to 224Gbps data-rates for different applications. * Collaborate with Analog/DSP/Digital Design/FW/AE teams to deliver the competitive SerDes IP solutions for all the Marvell product lines. * Provide the support to the product teams, for both pre and post silicon

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0~5人應徵

4/25 Staff Engineer, Design Verification

  • 新竹縣竹北市
  • 3年以上
  • 碩士

o Work together with the top design team to develop test plans and test cases for various blocks in our Preamp product. o Maintain and help improve the UVM-based verification platform. o Develop checker/driver and test cases to verify designs. o Research on some advanced verification technologies such as assertion-based formal verification.

待遇面議 外商公司 遠端工作
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0~5人應徵

4/25 Local Dimming backlight AM-LED設計工程師

  • 新竹市
  • 2年以上
  • 碩士

歡迎對加入成長中的團隊有興趣的工程師，除了高薪資收入以外，還可以參與了解到產品規劃的歷程，在清楚需求的壓力下，團隊一同努力達成目標，搶佔市場，獲得更好的收入和成就感。 如您具備以下經驗或興趣，歡迎與我們聯繫： 1.具local Dimming背光演算法或 TCON設計經驗。 2.具FPGA影像壓縮算法及電路設計經驗。 3.具MCU產品相關設計經驗。

月薪78,000~156,000元 員工20人
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0~5人應徵

4/25 【台北/新竹】CPU Front-End implementation Engineer

  • 新竹縣竹北市
  • 2年以上
  • 碩士

1. ARM CPU/GPU, DSP front end implementation including high speed RTL synthesis and DFT. 2. Front end verification including logic equivalence check, constraint quality check, static timing analysis and ATPG. 3. Requirement: 3-1. Familiar with front end implementation design flow 3-2. Familiar with Synopsys synthesis and Mentor DFT/ATPG tools 3-3. Expertise in CPU/GPU/DSP front end implementation 3-4. Good communication skill is plus 【共創A+聯詠】 穩健踏實、專家精神、創造優勢 驅動科技、開發創新、引領未來 邀請優秀人才，共創A+聯詠 上班地點: 「台北」或「竹北」

待遇面議 上市上櫃 員工2700人
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0~5人應徵

4/25 eDP/DP 數位/類比IC設計工程師

  • 新竹市
  • 2年以上
  • 碩士

歡迎對加入成長中的團隊有興趣的工程師，除了高薪資收入以外，還可以參與了解到產品規劃的歷程，在清楚需求的壓力下，團隊一同努力達成目標，搶佔市場，獲得更好的收入和成就感。 如您具備以下經驗或興趣，歡迎與我們聯繫： 1.具DisplayPort eDP或DP TCON設計經驗。 2.具影像壓縮算法及電路設計經驗。 3.具MCU產品相關設計經驗。 4.具FPGA驗證經驗，熟悉軟硬体介面運作。

月薪78,000~156,000元 員工20人
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6~10人應徵

4/25 數位IC設計工程師

  • 新竹市
  • 經歷不拘
  • 碩士

歡迎對加入成長中的團隊有興趣的工程師，除了高薪資收入以外，還可以參與了解到產品規劃的歷程，在清楚需求的壓力下，團隊一同努力達成目標，搶佔市場，獲得更好的收入和成就感。 如您具備以下經驗或興趣，歡迎與我們聯繫： 1.具eDP或 MIPI 或 小尺寸LCD Driver IC 或 TCON設計經驗。 2.具影像壓縮算法及電路設計經驗。 3.具MCU產品相關設計經驗。 4.具FPGA驗證經驗，熟悉軟硬体介面運作。

月薪78,000~156,000元 員工20人
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11~30人應徵

4/25 【2024 Summer Intern】Digital IC Design Engineer

  • 新竹縣竹北市
  • 經歷不拘
  • 碩士

2024 Novatek Summer Internship Program Program Features: challenging tasks, employment opportunities, guidance from mentors, social events, accommodation allowance Location: Hsinchu(Zhubei) Internship Period: 2024/7~8 Weekday (Mon.~Fri.) Job Description： Support DV & Show Picture Environment Enhancement Process the basic Frond-End design task Design, analysis, and HDL (Verilog/System Verilog) coding Summarize the findings of papers and patents Requirements： Knowledge of VLSI, digital IC design and basic IC flow is a must. Knowledge of Verilog or System Verilog is required. Familiar with C code、Python、UVM、Spyglass Knowledge of Python, PERL or TCL is a plus. Qualifications： 1.Pre-graduate students (Currently undergraduates 4th year) or Master’s or Ph.D. students in Electrical Engineering, Computer Science or related field 2. Interested candidates should get the approval from professors and apply online through 104 Job Bank 3. Please also provide the following documents: Resume/CV Educational transcripts/research or thesis topics

月薪36,000~45,000元 上市上櫃 員工2700人
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11~30人應徵

4/25 Layout流程 CAD工程師

  • 新竹縣竹北市
  • 3年以上
  • 碩士

擔任CAD (Physical Verification Design) 主要工作內容: 1. 負責Layout tools & PV流程開發與維護 2. 負責Layout流程平台&自動化程式開發與維護 次要工作內容: 1. 負責DRC/LVS/LPE/PERC Command file撰寫與Maintain 2. 負責Physical PG Sign-off Check 4. 需求條件: 4-1. 碩士以上；電機、電機與控制、電信、電子、資工、資訊相關科系畢業為佳。 4-2. 需具備3年以上相關工作經驗。 4-3. 熟悉 TCL、SKILL、C/C++ or Perl/C-shell scrpit； 熟悉Laker TCL command尤佳 4-4. 熟悉 Laker or Virtuoso 4-5. 有Calibre or ICV or PVS相關基礎經驗者尤佳 【共創A+聯詠】 穩健踏實、專家精神、創造優勢 驅動科技、開發創新、引領未來 邀請優秀人才，共創A+聯詠

待遇面議 上市上櫃 員工2700人
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6~10人應徵

4/25 【研發替代役】數位IC設計工程師(音訊/電源)

  • 新竹市
  • 經歷不拘
  • 碩士

1. 設計audio相關的數位電路。 2. Verilog simulation and debug。 3. FPGA verification。 4. synthesis and STA analysis。 5. desgin for test(DFT)。 6. digital and analog cosim. 7. 產生量產pattern。 8. 熟悉數位信號處理(DSP)、數位設計流程以及相關的EDA TOOL。 9. 熟悉 audio 應用及測試。 10. 請備妥自傳. 大學及研究所成績單. 論文摘要等資料。

待遇面議 上市上櫃 員工550人
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11~30人應徵

4/25 APR 工程師(新竹)

  • 新竹縣竹北市
  • 2年以上
  • 大學

1. APR physical design: floorplan, power plan,physical synthesis, clock tree, routing, DRC/LVS to tapeout 2. APR methodology Development & Automation

待遇面議
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0~5人應徵

4/25 IC Design Engineer

  • 新竹市
  • 經歷不拘
  • 大學

1. 數位電路/IP 設計、模擬、驗證 2. 8-bit MCU系統規劃與整合 3. 8-bit MCU系統驗證 4. FPGA相關設計及驗證工作 5. Timing closure

待遇面議
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11~30人應徵

4/25 通訊數位IC設計工程師(I15)

  • 新竹市
  • 經歷不拘
  • 碩士

【產品線描述】 Smart TV Solutions：提供TVSoC、MEMC/FRC及面板相關顯示裝置的控制晶片 ASIC Solutions：提供智能手機、智能電視、電競螢幕及商用顯示等產品各種ASIC解決方案 PD and Gaming Solutions：提供各種商用顯示及電競螢幕的控制晶片 【工作說明】(負責一或多項) 1. 各類數位調變/解調變技術 (digital modulation/demodulation) 的演算法開發 2. 各類通道編/解碼技術 (channel coding/decoding) 的演算法開發 3. 多天線與 MIMO 相關訊號處理及相關演算法開發 4. 無線通訊系統架構設計 5. 負責通訊演算法的數位電路實現、整合、驗証與維護 【必要條件】(符合下列一或多項者) 1. 熟悉通訊相關領域 - 通訊系統理論 (例如：同步技術、偵測與估計、調變/解調變) - 錯誤更正碼 (例如：LDPC、BCH) - 現有 WiFi 通訊標準 (例如：IEEE 802.11 系列) - 現有 Bluetooth 通訊標準 - 現有 TV 通訊標準 (例如：ATSC3.0、DVBT2、DVBS2x) 2. 具通訊相關的演算法開發經驗 3. 具通訊相關的數位電路設計經驗 4. 具射頻電路數位校正演算法與電路開發經驗 5. 對通訊電路設計有高度興趣者

待遇面議 上市上櫃 員工2700人
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  • 不想看到這個產業
11~30人應徵

4/25 影像處理數位IC設計工程師(I14)

  • 新竹市
  • 經歷不拘
  • 碩士

【產品線描述】 Smart TV Solutions：提供TVSoC、MEMC/FRC及面板相關顯示裝置的控制晶片 ASIC Solutions：提供智能手機、智能電視、電競螢幕及商用顯示等產品各種ASIC解決方案 PD and Gaming Solutions：提供各種商用顯示及電競螢幕的控制晶片 【工作說明】 電視 / 手機相關晶片設計，負責影像視訊處理相關功能的硬體設計、架構規劃等. 1. 影像處理 IP 的硬體設計. (MEMC, Scaler, Super-Resolution, De-contour, contrast enhancement) 2. 電視 / 手機相關晶片的 data path 架構規劃 & 系統 Bus 處理 (AHB, AXI). 3. Design flow check (Synthesis, low power, CDC, nLint) 4. 建構 FPGA 驗證平台 【必要條件】 1. 需具備數位電路設計基礎 2. 需熟悉 Verilog

待遇面議 上市上櫃 員工2700人
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11~30人應徵

4/25 【2024暑期實習】Physical Design工程師

  • 新竹縣竹北市
  • 經歷不拘
  • 碩士

聯詠科技2024暑期實習計畫，提供您貢獻所學、學習成長的實習平台與成長機會。 誠摯歡迎您加入我們，和聯詠一起並肩打造智慧影像影響全視界！ ●上班時間為週一至週五8:30-17:30，週休二日。 ●實習計畫可配指導教授會議，依規定請假。 ●每位實習生有專屬指導者共同參與專案性工作。 ●實習地點於新竹，外地同學享住宿補助。 ●實習期間表現優秀者，可優先參與聯詠正職預聘計畫。 ●申請條件： 1. 碩博班等電資學院相關系所在學學生(含預碩生)。 2. 應徵前，請先徵得指導教授同意參與暑期實習。 3. 實習期間：2024暑期 (視各校本學期結束與下學期開學的期程而定)。 4. 投遞104人力銀行暑期實習生職缺，於自傳中說明論文或專題研究方向，並檢附成績單。預碩生請於學歷欄註明碩士學歷。 ●工作內容： 1. APR physical design, including floorplan, power plan, physical synthesis, clock tree, routing, DRC/LVS to tapeout 2. APR physical design methodology development & automation ●需求條件： 1. 修課包含VLSI相關課程, 具備邏輯電路基本觀念 2. 曾修習VLSI lab 或TSRI(原CIC)課程Cell-Based IC Physical Design with SOC Encounter(IC Compiler)等流程實作尤佳 3. 研究領域為EDA相關尤佳

月薪36,000~45,000元 上市上櫃 員工2700人
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4/25 CAD工程師

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  • 2年以上
  • 碩士

擔任CAD (Physical Verification Design) 工作內容: 1.負責Command file撰寫與Maintain 2.Physical PG Sign-off Check 3.流程與程式開發 4. 需求條件: 4-1 工作經歷 : 2年以上，有先進製程(FinFET)經驗尤佳 4-2 擅長工具 : Calibre 、 ICV、TCL 4-3 工作技能 : DRC/LVS Command File撰寫 & 程式開發 【共創A+聯詠】 穩健踏實、專家精神、創造優勢 驅動科技、開發創新、引領未來 邀請優秀人才，共創A+聯詠

待遇面議 上市上櫃 員工2700人
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4/25 演算法架構工程師(I1)

  • 新竹市
  • 經歷不拘
  • 碩士

【產品線描述】 Smart TV Solutions：提供TV SoC、MEMC/FRC及面板相關顯示裝置的控制晶片 ASIC Solutions：提供智能手機、智能電視、電競螢幕及商用顯示等產品各種ASIC解決方案 PD and Gaming Solutions：提供各種商用顯示及電競螢幕的控制晶片 【工作說明】 1. 整理客戶需求，規劃產品架構與應用情境。 2. 追蹤整理各項技術開發進展與客戶需求發展情況，製作文件，協助隊內與對外的會報與說明。 3. 了解產品相關演算法與規格，進行新技術survey，協助規劃產品發展方向。 【必要條件】 1. 具備面對客戶溝通與對內討論的意願 2. 具備演算法開發、或影像品質調校、或SoC數位電路設計、或技術專案管理的經驗

待遇面議 上市上櫃 員工2700人
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6~10人應徵

4/25 【新竹】Physical Design Engineer

  • 新竹縣竹北市
  • 經歷不拘
  • 碩士

1. SOC physical design implementation including floorplan, power plan, physical synthesis, clock tree, routing, DRC/LVS to tapeout 2. APR physical design methodology development & automation 【共創A+聯詠】 穩健踏實、專家精神、創造優勢 驅動科技、開發創新、引領未來 邀請優秀人才，共創A+聯詠

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