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3/28 G240005-Chip Application Front-End Technical Manager

  • 台南市中西區
  • 8年以上
  • 碩士

Job Description & Requirement 1. Perform physical synthesis from RTL or gate-to-gate optimization 2. Take responsibility for netlist, SDC and design quality check with customer 3. Chip I/O arrangement and verification with in-house tool 4. Perform low power structure verification (UPF/CPF) 5. Perform power replay and power analysis 6. Review/check implementation quality in each design stage 7. Cooperate with P&R in timing analysis 8. Planning chip level STA (e.g. flatten, HyperScale) strategy and machine arrangement for big design 9. Perform MMMC timing closure and signoff check 10. Schedule and team resource management 11. 8 years+ exp, have experiences in 16/7/5nm IC design experiences will be plus

待遇面議 上市上櫃 員工840人
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0~5人應徵

3/27 SoC實體設計工程師(台南)

  • 台南市新市區
  • 經歷不拘
  • 大學

工作項目: 1. Responsible for ASIC Backend / Physical Implementation, including floorplan, power plan, physical synthesis, clock tree synthesis, routing, si, DFM, DRC/LVS in both hierarchical and low power designs. 2. Responsible for Physical Design flow research, development and automation. 工作地點:南部科學工業園區-台南園區 應徵條件: 1. 大學以上電機資訊相關科系畢 2. 熟悉 IC 後段設計流程, 具相關 APR 經驗者佳. 3. 對於開發及推廣 Physical Design Flow 有興趣者. 4. 熟悉相關 tools(Astro, Encounter, IC Compiler)者尤佳 5. 具程式設計(TCL,Perl,C/C++)能力者佳。

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11~30人應徵

3/27 Senior Physical Design / APR Engineer / APR Manager(台南)

  • 台南市新市區
  • 5年以上
  • 碩士

Job function: 1. Work with Digital Design team for Physical Design of SoC chips including top level floor planning, block partition, timing budgeting, power planning, block integration, whole chip timing closure, and tape out. 2. Responsible for physical design methodology research and development. 3. Cross site projects coordination and management. Requirement: 1. MS with 5+ years of experience in Physical Design. 2. Familiar with Unix/Linux environment and scripts. 3. Familiar with ASIC design flow. 4. Familiar with Physical Design EDA tools. 5. Good communication and team working skills. 6. Experience in handling large scale SoC chip implementation is a plus.

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0~5人應徵

3/27 可測試設計 (DFT) 工程師 / 資深工程師(台南)

  • 台南市新市區
  • 經歷不拘
  • 碩士

(1) 碩士以上電機、資訊相關科系畢業。 (2) 熟悉 Verilog RTL、Synthesis、Simulation、Timing Analysis 等相關 IC Design Flow。 (3) 熟悉 Design for Testability 技術,包含 Scan / ATPG、Delay Test、Memory BIST、Boundary Scan、Diagnosis 等。 (4) 有 DFT Tools (如 DFT Compiler、TetraMAX、BSD Compiler、FastScan、TestKompress、MBISTArchitect) 使用經驗者佳。 (5) 積極負責、勇於迎接挑戰,對於 Nanometer / SoC DFT Implementation、開發及推廣設計流程有興趣者。

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11~30人應徵

3/27 高效能運算(HPC)實體設計資深工程師(台南)T2

  • 台南市新市區
  • 經歷不拘
  • 碩士

工作項目: 1. CPU & GPU Backend Implementation (APR) 2. CPU/GPU Backend Flow Development, Enhancement & Automation 3. Advanced CPU/GPU Technology Development: High-performance, Low Power, and PPA Optimization 應徵條件: 1. 碩士以上;電機、資工、電子相關科系畢業為主。 2. 熟悉 APR Tools (Innovus、ICC2、Fusion Compiler…),有Synthesis、STA/IR Analysis、Physical Verification等相關經驗者佳。 3. 具備程式設計能力,熟悉 TCL/Perl/C++/Python。 4. 有 High Performance CPU/GPU APR經驗尤佳。 5. 個性積極負責、勇於迎接新挑戰,對於 High-Performance CPU/GPU Technology 有興趣者。

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6~10人應徵

3/27 高效能運算(HPC)前端設計資深工程師(台南)T2

  • 台南市新市區
  • 經歷不拘
  • 碩士

工作項目: 1. High-Performance CPU & GPU Frontend Implementation 2. Advanced CPU Technology Development: High-performance, Ultra-low Power, and PPA Optimization 3. Processor Frontend Development Flow Enhancement & Automation 應徵條件: 1. 碩士以上;電機、電機與控制、資訊工程、電子相關科系畢業為主。 2. 熟悉 Verilog RTL Design、SoC Integration & Design Flow、Frontend EDA Tools、Synthesis & STA Methodology、Low Power Design & Verification。 3. 具備 IP Integration、Hierarchical Implementation、Verification 能力;熟悉 TCL/Perl/C++/Python。 4. 英文能力良好,聽說讀寫精通。 5. 有 CPU、GPU、Multi-Core Processor Development 經驗尤佳,例如 Design/Integration/Synthesis/DFT/Timing Closure/Sign-off/Production 等。 6. 積極負責、勇於迎接挑戰,對於 High-Performance CPU/GPU、Advanced PPA Optimization、Energy Efficiency Technology 有興趣者。

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6~10人應徵

3/27 資深數位IC驗證工程師C4(台南)

  • 台南市新市區
  • 4年以上
  • 大學

工作項目: 1. 開發維護 in-house VIP 2. 支援產品線 IC 驗證計劃 工作地點:台南科學園區 應徵條件: 1. 大學、碩士以上;電機、電機與控制、資訊科學、自動控制、通訊工程、電信、資訊工程、電子、動力機械相關科系畢業為主。 2. 熟悉 SystemVerilog 驗證語言和 perl 相關 scripts。 3. 熟悉 UVM 或 VMM methodology 。 4. 熟悉 PCIE/USB/SATA 等 protocol 。 5. 具4年以上 IC 驗證相關經驗。 6. 有 VIP 開發經驗者尤佳。

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0~5人應徵

3/27 高效能運算(HPC)設計技術資深工程師(台南)T2

  • 台南市新市區
  • 經歷不拘
  • 碩士

工作項目: 1. ARM Architecture based Complex CPU Subsystem Platform Design & Integration, Add-on Features Enablement and IP Development 2. SoC Architecture Exploration, Performance Projection and Bottleneck Analysis 3. Benchmark/Power Characterization on Emulation Platform, Result Analysis and Optimization 4. CPU Architecture/Micro-architecture Research 5. Involvement of Post-silicon Bring-up and Debug 應徵條件: 1.碩士以上;電機、資工、電子相關科系畢業為主。 2.具IP開發經驗,熟悉 SoC Integration & Design Flow、Frontend Timing/Power Analysis EDA Tools。 3.熟悉ARMv7/v8-A CPU 架構及AMBA protocol,有 ARM Cortex-A CPU/Subsystem Design/Integration/PPA Optimization/Sign-off 經驗尤佳。 4.具Emulation platform (Zebu, Palladium)經驗尤佳。 5.有 Low Power Design & Verification、Post-Silicon Validation & Debug 經驗尤佳。 6.積極負責、溝通協調能力強、勇於迎接挑戰,對於 High-Performance CPU Technology 有興趣者。

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0~5人應徵

3/26 硬體研發工程師(台南)

  • 台南市新市區
  • 經歷不拘
  • 大學

【負責工作內容】 1. New product development 2. Communicating with foreign customers 3. Hardware Circuit, FPGA, firmware and software design and verification 4. Product samples measurement 5. Matters assigned by the supervisor

待遇面議
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11~30人應徵

3/25 【台南】【2024暑期實習】Physical Design工程師

  • 台南市永康區
  • 經歷不拘
  • 碩士

聯詠科技2024暑期實習計畫,提供您貢獻所學、學習成長的實習平台與成長機會。 誠摯歡迎您加入我們,和聯詠一起並肩打造智慧影像影響全視界! ●上班時間為週一至週五8:30-17:30,週休二日。 ●實習計畫可配指導教授會議,依規定請假。 ●每位實習生有專屬指導者共同參與專案性工作。 ●實習地點於新竹,外地同學享住宿補助。 ●實習期間表現優秀者,可優先參與聯詠正職預聘計畫。 ●申請條件: 1. 碩博班等電資學院相關系所在學學生(含預碩生)。 2. 應徵前,請先徵得指導教授同意參與暑期實習。 3. 實習期間:2024暑期 (視各校本學期結束與下學期開學的期程而定)。 4. 投遞104人力銀行暑期實習生職缺,於自傳中說明論文或專題研究方向,並檢附成績單。預碩生請於學歷欄註明碩士學歷。 ●工作內容: 1. APR physical design, including floorplan, power plan, physical synthesis, clock tree, routing, DRC/LVS to tapeout 2. APR physical design methodology development & automation ●需求條件: 1. 修課包含VLSI相關課程, 具備邏輯電路基本觀念 2. 曾修習VLSI lab 或TSRI(原CIC)課程Cell-Based IC Physical Design with SOC Encounter(IC Compiler)等流程實作尤佳 3. 研究領域為EDA相關尤佳

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11~30人應徵

3/25 【台南】DV 設計驗證工程師

  • 台南市永康區
  • 經歷不拘
  • 碩士

【產品線說明】 1. 整合型顯示 IC (eDP TCON embedded)。 2. 觸控顯示IC (Active Pen + Finger Touch)。 3. 電子紙應用IC (ESL)。 4. 高速傳輸整合 IC。 【工作內容】 1. 規劃建置 UVM DV 平台。 2. 規劃建置驗證 Model 來優化驗證效率與完整性。 【必要條件】 1. 具備 DV (Design Verification) 建置能力。 2. 熟悉 UVM (Universal Verification Methodology)。

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11~30人應徵

3/25 【台南】【2024暑期實習】數位IC設計工程師

  • 台南市永康區
  • 經歷不拘
  • 碩士

聯詠科技2024暑期實習計畫,提供您貢獻所學、學習成長的實習平台與成長機會。 誠摯歡迎您加入我們,和聯詠一起並肩打造智慧影像影響全視界! ●上班時間為週一至週五8:30-17:30,週休二日。 ●實習計畫可配指導教授會議,依規定請假。 ●每位實習生有專屬指導者共同參與專案性工作。 ●實習地點於台南,外地同學享住宿補助。 ●實習期間表現優秀者,可優先參與聯詠正職預聘計畫。 ●申請條件: 1. 碩博班等電資學院相關系所在學學生(含預碩生)。 2. 應徵前,請先徵得指導教授同意參與暑期實習。 3. 實習期間:2024暑期 (視各校本學期結束與下學期開學的期程而定)。 4. 投遞104人力銀行暑期實習生職缺,於自傳中說明論文或專題研究方向,並檢附成績單。預碩生請於學歷欄註明碩士學歷。 ●職務說明:實習具體工作內容以面談時說明為主 【DDIC產品事業群】 1. DV & Show Picture Environment Enhancement,DV pattern的自動生成程式 2. 顯示功能的DPI-C coding, 進行設計及整合RTL協同驗證 3. 專利論文及市調資料研究 【SoC產品事業群】 1. Design verification by exhausted RTL-sim & formality check 2. 自動化模擬驗証環境建置 3. 執行數位電路模擬驗証,模擬code coverage 改善 4. 數位電路耗電分析 ●需求條件: 1. Verilog / VHDL 基本能力,熟悉System Verilog尤佳 2. 熟悉C code、Python、UVM、Spyglass 3. 感測或顯示技術相關知識

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大於30人應徵

3/25 Digital IC design Engineer /Analog IC Design Engineer (Location: Taiwan)

  • 台南市新市區
  • 經歷不拘
  • 碩士

※ Job description of Digital IC Design Engineer : 1. Develop and implement the timing controller of TFT-LCD、LTPS and AMOLED panel. 2. Develop and implement the timing controller of EPD and ESL panel. 3. Digital IP design of image process. ※ Job description of Analog IC Design Engineer : 1. TFT-LCD、LTPS and AMOLED display driver IC design. 2. SERDES circuit design – LVDS、iSP, etc. 3. ADC/PLL/SRAM circuit design. 4. ESD design. 5. DCDC circuit design -- Charge Pump、LDO 、BGR、PFM/PWM circuit design, etc. 【此職缺在台南/新竹/台北皆設有相關單位,可依需求選擇工作地點】

待遇面議 員工2200人
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大於30人應徵

3/25 數位IC設計工程師(音訊/電源)(上班地點:台南)

  • 台南市中西區
  • 經歷不拘
  • 碩士

1. 設計audio相關的數位電路。 2. Verilog simulation and debug。 3. FPGA verification。 4. synthesis and STA analysis。 5. desgin for test(DFT)。 6. digital and analog cosim. 7. 產生量產pattern。 8. 熟悉數位信號處理(DSP)、數位設計流程以及相關的EDA TOOL。 9. 熟悉 audio 應用及測試。

待遇面議 上市上櫃 員工550人
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11~30人應徵

3/25 【台南】Physical Design Engineer

  • 台南市永康區
  • 經歷不拘
  • 碩士

1. SOC physical design implementation including floorplan, power plan, physical synthesis, clock tree, routing, DRC/LVS to tapeout 2. APR physical design methodology development & automation 【共創A+聯詠】 穩健踏實、專家精神、創造優勢 驅動科技、開發創新、引領未來 邀請優秀人才,共創A+聯詠

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3/25 G240007-Physical Design Technical Manager (APR)

  • 台南市中西區
  • 8年以上
  • 碩士

Job Description & Requirement 1. Perform TOP or big-scale sub Top Netlist-to-GDS design flow, including floorplanning, placement, timing optimization, clock tree synthesis and routing 2. Support STA timing analysis and fixing 3. Perform physical verification, including DRC, LVS, IR drop and DFM analysis 4. Be the block coordinator for a hierarchical design 5. Take responsibility for schedule control and awareness about critical issues 6. Training and coaching flash/junior engineers 7. 8 years+ exp, have experiences in 16/7/5nm IC design experiences will be plus

待遇面議 上市上櫃 員工840人
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