在我們的實習過程中，您將有機會在專案中擔任以下角色： 1. 數位IC設計EDA工程師 (CAD Engineer) 2. 數位IC電路設計工程師 (Standard Cell Design Engineer) 3. 數位IC佈局工程師 (Standard Cell Layout Engineer) 4. 數位IC實體設計工程師(Physical design Engineer) ※ 應徵者請附上完整履歷及自傳。

11~30人應徵

4/19 【讓生活更精彩】H_IC Layout工程師(新竹)

奇景光電股份有限公司

IC設計相關業

新竹市

1年以上

專科

1.限電子相關領域大學/碩士 ,Fully IC Layout工作經驗1年以上 2.需修過VLSI設計概論、半導體器件等相關課程，熟VLSI設計，懂類比設計，半導體元件物理尤佳 3.對於IC設計後段 , Physical Design 領域有濃厚興趣者，懂IR-Drop/EM analysis，或有興趣者尤佳 4.對於 Parasitical device effect prevent, ESD/EMI physical design , HV Design/Layout , IC Layout Reliability有濃厚興趣者 5.強烈要求穩定性高，積極度高，做事態度需具備高度 Commitment 決心與毅力 , 需具備高度 EQ/AQ，擁有團隊合作的精神 6.對手機SOC 高複雜度的Whole chip 整合有興趣者

11~30人應徵

4/19 實體設計工程師 (APR/Physical Design Engineer) (歡迎有志挑戰先進製程新秀!)

DIGWISE_崛智科技股份有限公司

電腦軟體服務業

新竹縣竹北市

經歷不拘

碩士

負責先進製程實體設計(APR in 5nm/7nm), 包含physical synthesis(DCG), floorplan, powerplan, placement, CTS, routing, timing fixing and DRC/LVS, . . ., etc.

11~30人應徵

4/19 【讓生活更精彩】H_IC layout 工程師(車用)(新竹)

奇景光電股份有限公司

IC設計相關業

新竹市

經歷不拘

專科

1.電子相關領域佳大學/碩士 ,Fully IC Layout工作經驗尤佳 2.需修過VLSI設計概論、半導體器件等相關課程，熟VLSI設計，懂類比設計，半導體元件物理尤佳 3.對於IC設計後段 , Physical Design 領域有濃厚興趣者，懂IR-Drop/EM analysis，或有興趣者尤佳 4.對於 Parasitical device effect prevent, ESD/EMI physical design , HV Design/Layout , IC Layout Reliability有濃厚興趣者 5.此職務需要穩定性高，積極度高，做事態度需細心嚴謹 , 需具備高度 EQ/AQ，擁有團隊合作的精神 6.對高複雜度的Whole chip 整合有興趣者

11~30人應徵

4/19 APR_(Sr.) Physical Design Engineer/Technical (Assistant) Manager

乾瞻科技股份有限公司

IC設計相關業

新竹縣竹北市

2年以上

專科

1. Responsible for test chip physical implementation by using automatic place and route tools. The P&R processes including floorplanning, power plan synthesis and analysis, physical timing optimization, clock tree synthesis, routing, and post-routing optimizations. 2. Responsible for physical verification including DRC, LVS and ESD checking. 3. Working on advanced process node design methodology, PD execution and sign-off

6~10人應徵

4/19 【113年研發替代役-APR工程師】

乾瞻科技股份有限公司

IC設計相關業

新竹縣竹北市

經歷不拘

碩士

1. Responsible for test chip physical implementation by using automatic place and route tools. The P&R processes including floorplanning, power plan synthesis and analysis, physical timing optimization, clock tree synthesis, routing, and post-routing optimizations. 2. Responsible for physical verification including DRC, LVS and ESD checking. 3. Working on advanced process node design methodology, PD execution and sign-off

0~5人應徵

4/19 (竹北)資深實體設計工程師 (APR/Physical Design Engineer)

DIGWISE_崛智科技股份有限公司

電腦軟體服務業

新竹縣竹北市

3年以上

碩士

負責先進製程實體設計(APR in 5nm/7nm), 包含physical synthesis(DCG), floorplan, powerplan, placement, CTS, routing, timing fixing and DRC/LVS, . . ., etc. 1. APR hierarchical design flow. 2. Physical design project execution. 3. Responsible for physical verification including DRC, LVS and ESD checking. 4. Static timing analysis by using Synopsys PrimeTime. 5. Work Assignments. 6. Interdepartmental communication and collaboration.

0~5人應徵

4/19 VLSI Physical Design Manager/Designer (KW: APR, P&R)

安霸股份有限公司

IC設計相關業

新竹市

2年以上

碩士

1.VLSI Physical Design 2.Executing floorplanning, design closures on timing, signal integrity, power integrity, DFM as well as physical verifications. 3.Tapeout with multi-million gates count SOC design on leading edge technologies. 4.Develop physical design flows/solutions on the latest cutting edge technology node.

6~10人應徵

4/19 CAD技術副理

超炫科技股份有限公司

IC設計相關業

新竹縣竹北市

3年以上

碩士

1) Build up the IC design flow. 2) Including Library preparation, floorplan, power plan, CTS, timing closure, PV. 3) Familiar with Tcl/Shell/Perl/makefile. 4) Interesting in IC design backend cad flow creation

0~5人應徵

4/19 Technology Design Co-optimization Engineer

香港商默升科技有限公司台灣分公司

其他電子零組件相關業

新竹縣竹北市

5年以上

高中以下

1. Whole chip integration 2. Control project schedule 3. Troubleshooting with layout engineers 4. Familiar with various IC layout and verification tools