找頭鹿 智能客服
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公司介紹
產業描述
IC設計相關業
電話
暫不提供
員工人數
75人
地址
新竹縣竹北市台元二街1號3F-6 (S棟)
公司簡介
擎亞台灣半導體股份有限公司 (CoAsia SEMI Taiwan) 為專業的客製化IC 設計服務公司，提供從晶片設計到量產、封裝、測試、供應鏈管理等完整的優質客製化服務，致力於提供先進製程的設計服務，追求絕佳的品質與良率，以滿足當今市場的先進技術需求。為三星電子的IC設計伙伴 DSP(design solution partner)。 總部設於香港，分別於新竹、韓國與越南成立設計中心；作為三星長期的合作夥伴，CoAsia SEMI 具備三星5奈米先進製程的經驗，有經驗豐富的設計團隊、優質的供應鏈管理，產品廣泛應用於 5G, AI, Automotive, HPC 等專業領域，致力於提供客戶最佳的服務及解決方案。 CoAsia SEMI秉持誠信、熱忱、創新價值、客戶至上等核心價值，不僅積極開拓大中華區市場，未來計畫將設計中心版圖拓展到美國、日本、印度、越南、歐洲等，致力打造專業的全球設計網絡，成為全球頂尖的 SOC 設計龍頭。 我們重視每一位員工，除了有良好工作環境、也提供學習及成長的空間，歡迎志同道合的朋友一起加入擎亞台灣半導體股份有限公司的工作行列。
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主要商品 / 服務項目
ASIC/SOC Design Service Front-end/Back-end Service Turnkey Service 1.PKG/TEST Service 2.Device Qualification 3.Yield Analysis and Optimization
福利制度
具競爭力的薪酬 (含固定12個月月薪與2個月年終獎金)。 依公司營運成效、團隊及個人績效決定年度調薪及獎金。 享勞保、健保、免費員工團體保險。 員工福委會提供生日禮金、三節禮金、婚喪喜慶補助金等。 每年員工健康檢查補助。 自到職日起即享有優於勞基法的特別休假以及彈休假。 提供同仁免費機車停車位，以及汽車車位補助。 補助員工海內外旅遊。 多樣化的員工活動：社團活動、團健、年終尾牙等。
工作機會
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(1) Timing Closure Fixing
(2) DFT expert (SCAN/ATPG/ MBIST/BSCAN/MBISR/At-Speed)
(3) Hierarchical Experience is preferred for 100M+ gate count
(4) CAD tool evaluation and consultant for frontend implementation
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(1) Ongoing project R2G synthesis (top down/button up)
(2) Logic equivalent check with R2G/G2G
(3) Pre netlist timing closure
(4) Synthesis flow maintenance
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(1) SDC validation and perform STA
(2) Advance STA signoff flow, domain knowledge enhancement
(3) Timing closure with APR engineer
(4) Review clock structure and Adjust clock tree for timing fixing
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(1) DFT design methodology development.
(2) Flow development for MBIST, SCAN & ATPG.
(3) In-house DFT design-kit/utility/script development.
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(1) DFT planning & implementation for MBIST/SCAN/ATPG/BSCAN.
(2) Perform STA & timing closure for DFT modes.
(3) Create DFT test pattern & perform DFT Verilog simulation.
(4) Co-work with Test Engineers to bring-up testing in ATE.
3/21
1. APR Implementation
- Floorplan、placement、clock tree synthesis
- Routing、timing optimization
2. Physical verification (DRC/LVS)
3. Timing Closure
- STA
- PT、Tweaker
4. Power analysis and fixing (IR/EM)
5. Low power implementation
- UPF flow
10/02
1. Collaborate with cross-functional teams including Back-end implementation team (Major) , and partial with front-end design, DFT, and verification to meet project milestones.
2. Develop and maintain automation scripts (Python, Tcl) to enhance design efficiency and productivity.
3. Drive the complete physical design flow for digital ICs from RTL to GDS out .
4. Solid knowledge and hands-on experience across the digital IC physical design flow, including:
- Synthesis -optional
- Physical Verification (PV) - optional
- Floorplan
- CTS
- Placement & Routing
- Timing Closure
- ECO
- IR Signoff
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