【工作內容】 1. Digital circuit design 2. Verilog RTL coding and design verification 3. Multi-clock domain design verfication 4. FPGA impementation for design verification 5. Support backend activities for tape-out 6. Co-work with system engineer for FPGA and Chip verification 【需求條件】 1. Master degree is preferred 2. Ability to collaborate in a team environment 3. Knowledge of EDA tools (Cadence NC-Verilog, Synopsys DC, Synopsys PT) 4. Knowledge of FPGA emulation flow 5. Ability to problem solve at the gate level and system level
待遇面議
(經常性薪資達 4 萬元或以上)
福利健全 ■ 優渥的薪資、獎金 ◎ 端午節、中秋節、年終獎金。 ◎ 定期依工作績效調薪。 ■ 完善的福利 ◎ 三節禮券、勞動節禮券以及生日禮券。 ◎ 婚喪喜慶禮金及奠儀。 ◎ 旅遊補助。 ◎ 豐富多元的社團(愛跑愛山社、水上活動社、滑雪社…)與員工活動(運動會、一日遊…)。 ◎ 年終尾牙摸彩活動,獎金好禮獎不完。 ■ 保險 ◎ 團體保險、意外險、醫療險。 ◎ 每週保險專員定期駐廠免費諮詢。 ■ 休假制度 ◎ 到職未滿一年者依到職月數給予特別休假。 ◎ 優於勞基法之特別休假。 ◎ 每年10天不扣薪病假。 ■ 貼心的事宜 ◎ 依節日舉辦貼心小活動。 ◎ 舒適閱覽室,雜誌、書籍讓你增廣知識與見聞。 ◎ 運動休閒中心,讓大家健康活力動一動。