資深數位IC設計工程師 Senior Digital IC Design Engineer（DDE部門）

振生半導體股份有限公司 (Jmem tek) 專注於半導體相關矽智財，提供設計服務與硬體資安專利，保護硬體資訊安全。如果您希望參與一個充滿潛力和創造力的環境，歡迎您加入我們的團隊。 工作內容： 1.負責 IP 介面控制與時序邏輯設計，確保模組穩定性與資料正確傳遞。 2.參與 SoC 上層模組連線設計與系統整合工作。 3.使用 Verilog 撰寫 RTL，並執行功能模擬與波形分析。 4.使用 FPGA 進行模組與系統功能驗證，支援原型測試。 5.執行 ASIC 設計流程，包括邏輯綜合（Synthesis）、DFT、clock domain crossing、timing closure 等。 6.配合後段（backend）設計工程師完成實體整合與 Tape-out 作業。 7.參與加解密 IP（AES、SHA、RSA、TRNG、PUF、PQC 等）之數位邏輯設計與驗證整合。 8.使用 UVM 或相關驗證方法學開發測試平台與 Testbench，執行模組與系統級驗證。 9.撰寫技術文件、模組規格書與驗證報告，確保設計品質與可追溯性。 您需要具備的條件： 1.電子、電機、資工等相關科系碩士以上學歷。 2.具備 5 年以上 ASIC 數位設計與驗證實務經驗。 3.熟悉 Verilog/SystemVerilog RTL 設計與模擬驗證流程。 4.熟悉 ASIC 設計流程，包括 Synthesis、STA、DFT、FPGA 驗證等。 5.熟悉 AMBA 介面協定（AXI、AHB、APB）與上層 IP 整合方法。 6.熟悉 UVM 驗證架構，具備自行開發 testbench、scoreboard、coverage model 經驗。 7.具備完整晶片設計與量產（含 Tape-out）經驗者佳。 8.熟悉低功耗設計方法（如 clock gating、UPF）者佳。 9.具備 ARM 或 RISC-V MCU 開發經驗者佳。 10.有密碼演算法或資安相關模組設計經驗者尤佳。 相關報導： 2025 國家科學及技術委員會舉辦「AI創新應用論壇暨IC Taiwan Grand Challenge頒獎典禮」 獲優秀團隊獎 https://ynews.page.link/xzLbF 2025 台灣最大AI競賽「智慧創新大賞」經濟部智慧創新大賞 IC新創及中小企業奪得「 金獎」 https://news.m.pchome.com.tw/living/twpowernews/20250503/index-17462668050674847009.html 量子電腦資安攻防戰！振生半導體首創PUF+PQC市場唯一最佳解方https://udn.com/news/story/7240/7917935 EE TIMES 報導：振生半導體引領IC安全創新 https://www.eettaiwan.com/videos/jmem-technology-leads-ic-security-innovation/ 2024 台灣新創世界杯「振生半導體奪冠」　10月赴美爭百萬美元投資款 https://finance.ettoday.net/news/2786606