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工作內容
1.負責使用 Verilog、SystemVerilog 和 VHDL 將 ISP 演算法實作到FPGA中。 2.根據產品特性和效能要求定義 ISP 硬體架構，並最佳化設計以減少FPGA閘數和降低功耗。 3.與演算法團隊密切合作，將ISP算法實現於FPGA系統上。
職務類別
類比IC設計工程師
認識類比IC設計工程師職務 工作待遇
待遇面議
（經常性薪資達 4 萬元或以上）
工作性質
全職
管理責任
不需負擔管理責任
出差外派
需出差，一年累積時間約一個月以下
上班時段
日班，0900-1800
休假制度
週休二日
可上班日
一個月內
需求人數
1人
條件要求
其他條件
1. 具備 Altera 和 Xilinx FPGA 的經驗/知識。 2.具備 CMOS 影像感測器和影像訊號處理 (ISP) 的經驗/知識。 3.具備 Verilog、System Verilog 和 VHDL 的經驗/知識。 4.具備強大的調試和問題解決能力。 5.良好的溝通和人際溝通能力。
公司環境照片(5張)
新竹辦公室
台北辦公室
2024海外員工旅遊-泰國曼谷
2024半導體展
福利制度
【獎勵制度】 年終獎金 年度分紅 專利獎金 內部講師鐘點費 【節慶禮金】 端午節 中秋節 【生活關懷】 生日禮金 結婚禮金 生育禮金 喪葬慰問金 住院慰問金 家庭日 零食櫃 【福利補助】 健檢補助 旅遊補助 休閒基金 【保險關懷】 法定勞健保退休金 團體保險(住院日額/傷害醫療/職災傷害) 住院慰問金
聯絡方式
聯絡人
HR
應徵回覆
合適者將於3個工作天內主動聯繫，不合適者將不另行通知
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