Sr. HW Engineer (SI simulation 訊號模擬) (ID: 25003A)

10/20更新
4 天內聯絡過求職者
徵才積極度:極為活躍
應徵

工作內容

Purpose of this Position 深入研究高速訊號,在高速硬體電路Signal Integrity上提供最佳設計且確保生產品質 Major Areas of Responsibility 專案研發 - Perform high speed signal integrity simulation including 10G/40G、25G/100G、PCIE、SATA、DP、USB、DDR3/DDR4/DDR5. - Perform pre-layout, layout constraint, and post-layout simulation processes. - PCB stackup design and layout review for high speed signal and PDN. - Build component models to ensure the correlation between SI/PI simulation and measurement. - Solid SI experience in resolving technical issues and performing detailed analysis. 團隊合作 - Collaborating with EE teams to refine high-speed signal performance. - Collaborate with the layout engineer to provide clear layout guidelines and enhance footprint optimization.

工作待遇

待遇面議

(經常性薪資達 4 萬元或以上)

工作性質

全職

上班地點

新北市新莊區新北大道四段3號13樓(宏匯廣場) (距捷運新莊副都心站約330公尺)

管理責任

不需負擔管理責任

出差外派

無需出差外派

上班時段

日班

休假制度

依公司規定

可上班日

不限

需求人數

1人

條件要求

工作經歷

3年以上

學歷要求

碩士以上

科系要求

不拘

語文條件

不拘

擅長工具

工作技能

不拘

其他條件

Minimum Job Requirements Education:研究所(含)以上 Experience: - Must have an MS in EE related field. - More than 3 years experience of SI/PI field - Experience with signal and power integrity analysis tools (ex: Ansys HFSS, Ansys SIWAVE, Cadence Clarity, Cadence Sigrity, Keysight ADS, Intel ICAT etc). - Experience with Intel chip design, including knowledge of related technologies and specifications. - Comprehensive knowledge of SI/EMI/EMC/Transmission Line theory and applications. - Skilled in Allegro constraints and tools. - Experience with measurement equipments (ex: TDR, VNA) is a plus. - Experience with Matlab, Python, or C for simulation automation is a plus. - Language: 中文、英文 Required Competencies - 負責、主動、誠實、熱忱、有執行力,具有很好的跨部門溝通協作及團隊合作能力。 - 有能力獨立完成問題分析、確認及提出解決方案解決問題。 - 學習能力強、有良好的邏輯判斷能力。 freshlink timemaster freshlink chillwork freshlink superperks freshlink skillup

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法定項目

其他福利

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