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工作內容
1. Use Verilog/SystemVerilog languages to verify design at block level or full chip level 2. Verification plan creation and implementation(test environment setup, modeling, test-case development and execution), coverage analysis, and regression cleanup 3. Performs co-simulations on analog blocks and digital blocks in the mixed-signal simulation environment. *備註：此職缺非研發替代役*
職務類別
數位IC設計工程師
認識數位IC設計工程師職務 工作待遇
待遇面議
（經常性薪資達 4 萬元或以上）
工作性質
全職
管理責任
不需負擔管理責任
出差外派
無需出差外派
上班時段
日班，09:00~18:00
休假制度
週休二日
可上班日
不限
需求人數
1人
條件要求
工作經歷
不拘
學歷要求
碩士以上
科系要求
電機電子工程相關、資訊工程相關
工作技能
不拘
其他條件
1. Familiar with Verilog/SystemVerilog language 2. Familiar with scripting languages such as Perl, Python, Makefile, C Shell. 3. Familiar with random techniques, coverage-driven verification environment/flow 4. Experience or knowledge of UVM verification flow
福利制度
法定項目
其他福利
**員工依聘僱合約享有以下福利** ◆ 高競爭力的薪資與福利 ◆ 人性化管理，貼心舒適的工作環境 ◆ 週休二日、彈性休假制度 ◆ 優於勞基法的休假計算 ◆ 年終獎金2個月 ◆ 年度旅遊補助 ◆ 員工交通津貼補助 ◆ 團體保險，意外險 ◆ 每年定期免費全身性健康檢查，關懷員工身心健康 ◆ 生日禮金 ◆ 婚喪喜慶補助金 ◆ 每日免費提供下午茶點心 ◆ 不定期舉辦公司活動
聯絡方式
聯絡人
Abby 游小姐
應徵回覆
合適者將於3個工作天內主動聯繫，不合適者將不另行通知
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