找頭鹿 智能客服
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- 用Verilog/SystemVerilog撰寫RTL,負責數位電路介面與模擬驗證。 - 參與晶片模組整合與ASIC合成(含DFT、時序收斂)到Tape-out。 - 主導設計專案與SoC整合。 - 帶領小團隊(3人),負責任務分配與技術指導。
年薪3,000,000~5,000,000元
(固定或變動薪資因個人資歷或績效而異)應徵條件: - 熟ASIC流程(RTL-to-GDS)。 - 精通Verilog、AMBA,熟悉Synthesis、STA、FPGA驗證。 加分項目: - 熟悉硬體資安(AES、PUF、PQC等)與安全架構。 - Tape-out與量產經驗。 - 低功耗設計(Low Power/UPF)經驗。 - ARM或RISC-V MCU開發與整合經驗。 - 具團隊管理經驗,擅新人培訓、技術審查與跨部門協調。