「IC Layout Part Time」的相似工作

1. 領導、管理團隊 2. 熟悉 Layout Edit Tool 的操作 3. 熟悉 Physical Verification Tool 的操作 4. 負責 IC 電路佈局、優化和驗證 5. 確保 IC 佈局符合 Circuit Designer 設計需求及產品、製程等規範

1.Analog and mixed mode circuit layout and verification 2.Co-work with designer for layout floor planning,routing and physical verifications 3.command file maintain

1. 負責IC版圖的自動佈局佈線、優化和驗證。 2. 確保IC佈局符合Circuit Designer設計需求及產品、製程、電氣的規範。

1. Analog mixed signal IC layout 2. 熟悉IC Layout tool 3. 熟悉先進製程

1.電子相關領域佳 大學/碩士 ,Fully IC Layout工作經驗尤佳 2.需修過VLSI設計概論、半導體器件等相關課程，熟VLSI設計，懂類比設計，半導體元件物理尤佳 3.對於IC設計後段 , Physical Design 領域有濃厚興趣者，懂IR-Drop/EM analysis，或有興趣者尤佳 4.對於 Parasitical device effect prevent, ESD/EMI physical design , HV Design/Layout , IC Layout Reliability有濃厚興趣者 5.此職務需要穩定性高，積極度高，做事態度需細心嚴謹 , 需具備高度 EQ/AQ，擁有團隊合作的精神 6.對高複雜度的Whole chip 整合有興趣者

IC layout

1.對先進製程 IC Layout 有興趣者, 歡迎非本科系 2.熟悉EDA tools：Cadence Virtuoso,Laker,Calibre。 3.曾通過財團法人自強工業科學基金會IC佈局工程師培訓計畫 4.相關科系.有FinFET經驗者佳

【工作內容】 • 我們正在尋找具備先進製程經驗的 IC Layout 工程師，加入團隊後可以參與高階SoC /Analog IP 的實體實現，並負責以下工作： -Mixed-Mode FinFET Layout 設計與繪製，確保電路佈局在效能、面積與可靠性之間取得最佳平衡。 -進行 FinFET 製程相關的 DRC / LVS / ERC 驗證，確保設計符合法規與 Foundry 要求。 -熟悉 XRC & EM/IR 分析流程，進行可靠性評估，並針對潛在問題提出改善方案。 【職務條件】 • 必備條件：具備 FinFET 製程經驗，能獨立進行版圖設計與驗證。 -具備類比電路佈局經驗，了解電路特性與佈局考量，能與設計工程師密切合作。 -具備良好的溝通能力與團隊合作精神，能在專案時程內交付高品質成果。

1. Sub-block Layout. 2. Whole Chip IC Layout.

歡迎對象： 1. 沒有電路佈局設計 (IC Layout) 相關經驗者 2. 對電路佈局設計 (IC Layout) 有興趣者 3. 相關科系，或非本科系都可 職務內容： 1. 熟悉 Layout Edit Tool 的操作 2. 熟悉 Physical Verification Tool 的操作 3. 負責 IC 電路佈局、優化和驗證 4. 確保 IC 佈局符合 Circuit Designer 設計需求及產品、製程等規範

歡迎對象： 1. 擁有電路佈局設計 (IC Layout) 相關經驗一年以上者 2. 對電路佈局設計 (IC Layout) 有興趣者 3. 相關科系，或非本科系都可 職務內容： 1. 熟悉 Layout Edit Tool 的操作 2. 熟悉 Physical Verification Tool 的操作 3. 負責 IC 電路佈局、優化和驗證 4. 確保 IC 佈局符合 Circuit Designer 設計需求及產品、製程等規範

1、具學習 IC Layout 學習熱忱、具FinFET經驗者佳。 2、Layout Tool的運用&學習(Virtuoso , Laker, calibre...)。 3、可接受出差。 4、 無經驗可。

1.Fully custom IC layout for analog 2.Channel or whole chip integration 3.Responsible for layout design,layout verificaion and tapeout.

Job Summary: Layout Engineer will work directly and indirectly with Design / CAD / Layout Manager in development of Mixed-Signal and Analog Integrated Circuits. Individual perform job professionally and independently. The following are the requirements for this job function. Essential Functions: • Chip Planning • Project Schedule / Layout Schedule Estimation • Device Placement on block level according to matching requirements • Block implementations on Top Level • Top Level connections • Signal matching / sensitive nets shielding technique • Chip power / ground planning • Integration of Analog top with Auto-Placement-Routing • Pad / ESD rule and routing / connection • Database DRC & LVS verifications on either DIVA or Dracula basis • Chip Tape-out in accordance with company’s Tape-out Procedure • Positive Attitude Qualifications: • 3+ years Layout experience in Analog and/or Mixed-Signal Circuit Design • Ability to do chip plan, estimate die size and project schedule • Ability to resolve DRC & LVS data verification and tape out chip independently • Familiarity with fundamentals of analog processes • Experience with Cadence and/or VIRTUOSO tools preferable

1. 需具備類比IC Layout、BCD Prcoess整合經驗。 2. 需負責全晶片整合佈局和驗證 3. 熟悉Virtuoso, Laker, Calibre使用 4. 此職務上班地點在新竹辦公室

加入專業 IC 團隊，專責成熟製程的 Analog / Mixed-Signal 晶片開發與版圖設計，實作涵蓋 28nm 節點、ESD 保護與高速 Tx/Rx 模組，適合具備實務經驗並渴望技術突破的版圖工程師。 【工作內容】 • 使用 Laker 或 Virtuoso 進行 Analog / Mixed-Signal 電路之版圖設計 • 使用 Calibre 進行 DRC / LVS 等驗證作業 • 負責 28nm 等低電壓製程節點之 Layout 設計與優化 • 具備 ESD 與 Tx/Rx 電路 Layout 經驗者尤佳 • 與設計團隊密切協作，確保電路性能、面積、可靠度與製程規範之平衡 【職務條件】 • 具備 2 年以上 IC Layout 實務經驗 • 熟悉 EDA 工具：Laker、Virtuoso、Calibre（含 DRC / LVS） • 熟悉 Analog Layout 基礎與高階電路（含 LV、28nm） • 曾參與 IP 整合、版圖組裝與驗證流程 者佳 • 具備主動積極、細心耐心、具抗壓與團隊合作精神，能依時交付任務成果

負責 3D-IC Interposer 與類比 IP 佈局設計 (Virtuoso / Allegro)，確保電性與實體規格，優化設計流程。 熟悉 Layout tools、Foundry PDK為佳。

擴大規模，大量徵才 1.專業Full Custom IC layout 2.對IC Layout 有興趣者, 須具有清晰之 邏輯觀念

你將加入的團隊： 我們是一個重視 協作與知識分享 的團隊，鼓勵開放溝通與跨部門合作。你將有機會參與多樣化的專案，並在導師與資深工程師的指導下快速成長。我們提供技術培訓、職涯發展規劃，以及參與國際合作的機會，幫助你在職涯中持續進步。 【職位描述】 我們正在尋找一位細心且積極學習的 Layout 工程師 加入我們的團隊。此職位將參與 IC 及封裝設計的物理佈局工作，並與設計、製程及驗證團隊密切合作，確保設計品質與時程。 這是一個絕佳的機會，讓你在專業領域中持續成長，並與經驗豐富的工程師一同合作，學習最先進的技術與流程。 【工作內容】 1.協助執行 IC 佈局設計，包括 floorplanning、placement、routing 及驗證。 2.參與 Package Layout 設計，並與封裝工程師合作完成設計需求。 3.使用 Allegro 等工具進行封裝佈局設計與修改。 4.執行 DRC、LVS、ERC 等設計檢查，確保設計符合規範。 5.支援 Tape-out 相關流程與文件準備。 6.撰寫與維護設計流程文件與佈局規範。 7.積極參與團隊討論與技術交流，分享學習成果並協助他人。 【基本資格】 • 電機、電子、資訊工程或相關科系學士學位。 • 具備 2 年以上 Package Layout 設計經驗。 • 熟悉 Allegro 或其他封裝佈局工具。 • 具備基本 IC 佈局知識，並願意學習 Analog/Digital Layout 技術。 • 良好的溝通能力與團隊合作精神。 • 細心負責，能在時程壓力下完成工作。

1. 負責IC佈局和佈線的設計和開發 2. 實現佈局和佈線的細節設計和調整 3. 與相關的團隊成員合作，確保佈局和佈線設計能夠達到高效率和性能 4. 配合其他工程師進行相關的測試、分析和報告 5. 解決相關佈局和佈線問題 6. 修改維護 Command file 7. 使用CADENCE VIRTUOSO或LAKER等工具進行IC佈局和佈線的驗證