「(Sr.) Layout Engineer」的相似工作

IC layout

1.Analog and mixed mode circuit layout and verification 2.Co-work with designer for layout floor planning,routing and physical verifications 3.command file maintain

【工作內容】 • 我們正在尋找具備先進製程經驗的 IC Layout 工程師，加入團隊後可以參與高階SoC /Analog IP 的實體實現，並負責以下工作： -Mixed-Mode FinFET Layout 設計與繪製，確保電路佈局在效能、面積與可靠性之間取得最佳平衡。 -進行 FinFET 製程相關的 DRC / LVS / ERC 驗證，確保設計符合法規與 Foundry 要求。 -熟悉 XRC & EM/IR 分析流程，進行可靠性評估，並針對潛在問題提出改善方案。 【職務條件】 • 必備條件：具備 FinFET 製程經驗，能獨立進行版圖設計與驗證。 -具備類比電路佈局經驗，了解電路特性與佈局考量，能與設計工程師密切合作。 -具備良好的溝通能力與團隊合作精神，能在專案時程內交付高品質成果。

Job Summary: Layout Engineer will work directly and indirectly with Design / CAD / Layout Manager in development of Mixed-Signal and Analog Integrated Circuits. Individual perform job professionally and independently. The following are the requirements for this job function. Essential Functions: • Chip Planning • Project Schedule / Layout Schedule Estimation • Device Placement on block level according to matching requirements • Block implementations on Top Level • Top Level connections • Signal matching / sensitive nets shielding technique • Chip power / ground planning • Integration of Analog top with Auto-Placement-Routing • Pad / ESD rule and routing / connection • Database DRC & LVS verifications on either DIVA or Dracula basis • Chip Tape-out in accordance with company’s Tape-out Procedure • Positive Attitude Qualifications: • 3+ years Layout experience in Analog and/or Mixed-Signal Circuit Design • Ability to do chip plan, estimate die size and project schedule • Ability to resolve DRC & LVS data verification and tape out chip independently • Familiarity with fundamentals of analog processes • Experience with Cadence and/or VIRTUOSO tools preferable

【成為円星人】 円星科技由一群專業與充滿熱情的夥伴創立於2011年，為積體電路矽智財設計服務業之新秀，秉持著『成為半導體業最值得信賴之IP公司』的願景，追求永續經營與成長。 誠摯歡迎您成為円星人，加入我們，站上國際舞台！ 一起共同打拚，以精品文化之精神，創造價值，追求卓越！ 【職務簡介】 M31主要業務為向 IC 設計業者和晶圓代工廠授權 IP，此職務為負責Foundation IP的IC佈局工程師之Layout職缺。 【將負責的工作內容】 Fully customized layout (MEM) 【條件與特質】 1. 熟悉virtuoso or laker,calibre LVS/ERC/DRC tools 2. 熟悉EMIR ,PERC,ESD,Latch up相關知識 3. 具備先進製程經驗尤佳 4. 有MEM Layout相關工作經驗3年以上 如果您有以上相關經驗且對此職缺有興趣，歡迎投遞您的履歷！

1. 負責IC版圖的自動佈局佈線、優化和驗證。 2. 確保IC佈局符合Circuit Designer設計需求及產品、製程、電氣的規範。

【職務內容】 ˙需具備HV經驗 Level Shifter（含 HV Device）、Charge Pump、Source Driver、OpAmp / DAC、TCON（含 Digital Layout + Clock Tree） ˙需具備3-5年Driver相關經驗 ˙需熟悉繞線（Routing） ˙Block-Level設計經驗可 ˙能讀懂 Calibre DRC command file 語法佳 ˙具備28/22nm HV製程經驗佳 ˙無需英文能力，全台灣團隊

1.Fully custom IC layout for analog 2.Channel or whole chip integration 3.Responsible for layout design,layout verificaion and tapeout.

1. 負責IC佈局和佈線的設計和開發 2. 實現佈局和佈線的細節設計和調整 3. 與相關的團隊成員合作，確保佈局和佈線設計能夠達到高效率和性能 4. 配合其他工程師進行相關的測試、分析和報告 5. 解決相關佈局和佈線問題 6. 修改維護 Command file 7. 使用CADENCE VIRTUOSO或LAKER等工具進行IC佈局和佈線的驗證

1. MLO案件電路繪製、佈排、佈線、Bom、Gerber產出。 2. 協助解決MLO設計、製造及組裝的工程問題。 3. 協助MLO案件專案開發與管理，及對廠內/客戶溝通工作。

我們正在尋找一位細心且積極學習的 Layout 工程師 加入我們的團隊。此職位將參與 IC 及封裝設計的物理佈局工作，並與設計、製程及驗證團隊密切合作，確保設計品質與時程。 這是一個絕佳的機會，讓你在專業領域中持續成長，並與經驗豐富的工程師一同合作，學習最先進的技術與流程。 主要工作內容： • 協助執行 IC 佈局設計，包括 floorplanning、placement、routing 及驗證。 • 參與 Package Layout 設計，並與封裝工程師合作完成設計需求。 • 使用 Allegro 等工具進行封裝佈局設計與修改。 • 執行 DRC、LVS、ERC 等設計檢查，確保設計符合規範。 • 支援 Tape-out 相關流程與文件準備。 • 撰寫與維護設計流程文件與佈局規範。 • 積極參與團隊討論與技術交流，分享學習成果並協助他人。 基本資格： • 電機、電子、資訊工程或相關科系學士學位。 • 具備 2 年以上 Package Layout 設計經驗。 • 熟悉 Allegro 或其他封裝佈局工具。 • 具備基本 IC 佈局知識，並願意學習 Analog/Digital Layout 技術。 • 良好的溝通能力與團隊合作精神。 • 細心負責，能在時程壓力下完成工作。 你將加入的團隊： 我們是一個重視 協作與知識分享 的團隊，鼓勵開放溝通與跨部門合作。你將有機會參與多樣化的專案，並在導師與資深工程師的指導下快速成長。我們提供技術培訓、職涯發展規劃，以及參與國際合作的機會，幫助你在職涯中持續進步。

1.對類比IC Layout 有興趣者, 英文中等以上佳, 歡迎非本科系 2.無工作經驗可 3.相關科系.有英文相關證照者佳 4.流利英文對談優

1. 具備 Layout 工作經驗，想挑戰SOC晶片(Mix mode / HV / SRAM / Power / ESD..)並有志往Physical design 發展者 2. 需懂ESD / 製程觀念 / 電路原理 3. 具Tapeout 量產經驗，獨立處理 Whole chip 能力尤佳 4. 熟以下流程尤佳：Laker L3+ HSIM simulation + IREM分析 5. 強烈要求穩定性高，積極度高，做事態度需具備高度 Commitment 決心與毅力，具備高度 EQ/AQ，擁有團隊合作的精神 6. 工作地點：此職缺在【台南(樹谷園區)、新竹】皆設有相關單位。

主要職責 1. Layout設計與實作 根據電路圖（schematic）進行analog/mixed-signal或digital layout佈局設計 執行模組層級（block-level）與頂層（top-level）layout整合 負責元件placement、routing、floorplan與metal layer規劃 2. DRC/LVS檢查與修正 使用EDA工具執行設計規範檢查（DRC, LVS） 修正版圖與設計間的不一致，確保layout正確無誤 執行ERC（Electrical Rule Check）、ANT（Antenna Check）等檢查 3. 協同工作與設計優化 與電路設計工程師合作進行版圖最佳化（例如降低parasitics、改善matching） 針對layout提出建議以達到功耗、面積與性能的最佳平衡 4. 製程與封裝考量 根據製程規範（Design Rule）進行設計，考量DFM（Design for Manufacturability）與封裝需求 了解不同foundry的PDK（Process Design Kit）限制與應用

1. Silicon photonics schematic simulation and chip layout (佈局60%) 2. PIC chip O/E measurement (量測40%)

我們正在尋找具 2-3年以上經驗的資深版圖工程師，能獨立負責 Analog/Mixed-Signal/SoC IP 及 Top-Level Layout。 需熟悉 layout tool、CMOS 製程與 DRC/LVS 驗證，具高速介面經驗佳。 此職位需規劃 Floorplan、Power/Clock Routing、跨部門協作。 曾參與完整 Tape-out 專案者優先。 職務內容： 1.Interface IP layout 2.Ensure DRC/LVS clean 3.Ensure DRC/LVS clean 4.Fix EM/IR issue 5.Layout environment setup 6.IO planning, placement and routing 7.Help designer to debug and support FIB plan

1. 設計和優化IC佈局，保證產品性能和可靠性 2. 建立和修改layout規則，確保符合製造需求 3. 使用相關軟體工具進行佈線和驗證 4. 協調和溝通與其他團隊成員以及外部供應商 5. 解決佈局設計中出現的問題 6. 瞭解最新的佈局技術和流程

1.對先進製程 IC Layout 有興趣者, 歡迎非本科系 2.熟悉EDA tools：Cadence Virtuoso,Laker,Calibre。 3.曾通過財團法人自強工業科學基金會IC佈局工程師培訓計畫 4.相關科系.有FinFET經驗者佳

1、具學習 IC Layout 學習熱忱、具FinFET經驗者佳。 2、Layout Tool的運用&學習(Virtuoso , Laker, calibre...)。 3、可接受出差。 4、 無經驗可。

1.電子相關領域佳 大學/碩士 ,Fully IC Layout工作經驗尤佳 2.需修過VLSI設計概論、半導體器件等相關課程，熟VLSI設計，懂類比設計，半導體元件物理尤佳 3.對於IC設計後段 , Physical Design 領域有濃厚興趣者，懂IR-Drop/EM analysis，或有興趣者尤佳 4.對於 Parasitical device effect prevent, ESD/EMI physical design , HV Design/Layout , IC Layout Reliability有濃厚興趣者 5.此職務需要穩定性高，積極度高，做事態度需細心嚴謹 , 需具備高度 EQ/AQ，擁有團隊合作的精神 6.對高複雜度的Whole chip 整合有興趣者