「APR工程師(台北/新竹)」的相似工作

1. Backend design tool and flow support - Innovus/ Calibre flow support 2. Timing / Power / SI convergence flow for backend flow 3. IR / EM flow tool usage support *備註：此職缺非研發替代役*

(1)Must have BS in CS/EE of relevant experience in IC design field. (2)Familiar with IC design flow, placement and route (P&R), and layout. (3)Circuit knowledge and logic design relevant experience would be a plus.

1.Communicate with customer/partner and subcontractor to define the package design requirements, or specifications. 2.Propose the package size, structure according to requirements and specifications from customer. 3.Design the package and optimize to meet product specifications, coworking with related layout, electrical and thermal engineering teams. 4.Prototyping document preparation 5.Link with suppliers and follow up the development trend.

1. Physical design and verification 2. Physical integration 3. Fully layout if necessary

ASIC Physical / Backend Designer 將負責數位電路的後端實體設計，包括規劃與優化晶片的布局（Floorplan）、電源網格設計（Power Grid Design）、自動布局與繞線（Place and Route）、時脈樹合成（Clock Tree Synthesis）、靜態時序分析（Static Timing Analysis, STA）、物理驗證（Physical Verification）等工作。 主要職責 1. 熟悉以下製程：22nm,16/12nm, 7/5nm Automotive process及其Signoff Criteria. 2. 晶片布局設計：根據Design Specification, Pin Table, Netlist，執行Floorplan規劃及設計。 3. 熟悉Safety Specification Format (SSF)及其實作流程。 4. 時序分析和優化：進行靜態時序分析，熟悉CTS相關技術，確保晶片具備必要的性能，並解決潛在的Timing Violations. 5. 電源架構規劃：熟悉UPF流程，具備Multi-Voltage設計經驗。 6. 功耗分析及優化：熟悉IR分析流程，進行Power Grid優化以符合設計要求。 7. 面積優化：在滿足設計約束條件的前提下，優化晶片布局以達到最小化面積目標。 8. 設計驗證：執行物理驗證(PV)工作，包括DRC（設計規則檢查）、LVS（佈局與網表檢查）等，確保設計符合製造要求。 9. 了解製造相關流程，包括封裝設計和製造約束條件。 10. 與團隊協作：與前/中端設計工程師、製造工程師及測試團隊緊密合作，確保設計符合需求。

[駐點於知名科技公司服務] 希望你對最新科技技術和EDA工具有強烈的學習熱情，並且願意參與從SYN、APR、signoff到Foundation IP最新技術的開發，將這些技術應用到最前沿的產品中。 1. 設計流程維護： 維護和優化CAD參考流程，助力IC設計。 確保設計流程性能和準確性達到最佳狀態，產出更優質的成果。 2. 工具整合： 整合各種EDA工具（如Synopsys、Cadence、Mentor Graphics）到參考設計流程中。 確保不同工具之間的相容性和無縫操作，提升工作效率。 3. 文件編寫: 創建和維護參考流程的全面文件。 詳細記錄所有更改和更新，方便用戶未來參考。 4. 性能監控： 監控參考流程的性能，識別改進區域。 實施增強措施，提高流程效率，縮短設計週期時間。

The VLSI Physical Design Engineer is responsible for implementing and optimizing the layout of integrated circuits (ICs) from netlist to GDSII. This role plays a key part in turning high-level logic designs into manufacturable silicon chips, ensuring electrical performance, area, and power (PPA) goals are met, and the physical verification results are good. Key responsibilities: 1. Derive full-chip and block-level physical design from netlist to tape-out (netilst to GDSII). 2. Floorplanning, power planning, placement, clock tree synthesis (CTS), routing, and layout verifications. 3. Work closely with front-end design, DFT, and package teams to ensure design closure. 4. Sign-off on signal integrity, power integrity, reliability and manufacturability including performing static timing analysis (STA), IR drop analysis, EM analysis, and physical verification (DRC/LVS/DFM). 5. Analyze, optimize and resolve congestion, timing, power integrity and signal integrity issues. 6. Create and maintain physical design automation Tcl scripts, and flows development for design implementation. 7. Interface with EDA tool vendors and foundries to ensure design compliance and manufacturability.

1.RTC Module/ IP design. 2.Design synthesis. 3.Design verification. 4.DFT/ siemens tools.

招募導入水處理設備流程中計劃和設計階段裡使用CAD的工程師。 【工作內容】 ■ 接單前的計劃工作 ・應對客戶詢價與會議、系統研究、物料計算、成本計算、流程圖、配置設計、說明書製作、各種文件製作等。 ・優先考慮有志於將來向客戶提案最適合的系統和服務，並引領接單活動的過程工程師。 ・使用Inventor進行設備及設施的設計開發、導入及運營。 ・AutoCAD、Revit等軟體的操作。 ・進行Inventor操作及教育等相關工作。 ・經驗涵蓋流程圖、配置設計、說明製作、管道設計、採購設計、塔槽和機架設計、現場施工問題應對等，未來有機會成為專案設計leader！ 【魅力】 ・AI產業等蓬勃發展，目前半導體需求上升，業績穩定。 ・可以掌握日本半導體相關技術。 【法定項目】 ・勞健保 ・加班費 ・各種休假（特別休假、婚假、喪假、生理假、產檢假、陪產假、產假、育嬰假） ・退休金 【公司福利】 ・餐費津貼 ・員工旅遊（例：泰國） ・升遷制度 ・獎金（一年1次，平均2～3個月左右） ・出差津貼 ・員工聚餐

※實際任用職稱依個人相關經歷敘薪。 1.各類平面顯示器驅動晶片數位電路設計 2.參與新產品開發規格定義、區塊規劃、設計模擬、整合和驗證 3.與類比、系統和佈局設計工程師溝通合作，共同研發最具競爭力的產品 4.開發CP 測試程式，從 CP 測試程式流程實際驗證所設計數位電路之可測試性

1. 設計和優化IC佈局，保證產品性能和可靠性 2. 建立和修改layout規則，確保符合製造需求 3. 使用相關軟體工具進行佈線和驗證 4. 協調和溝通與其他團隊成員以及外部供應商 5. 解決佈局設計中出現的問題 6. 瞭解最新的佈局技術和流程

(1) DRAM電路設計與模擬驗證 (2) 具備DRAM ROW/COLUMN/CONTROL/DC/DLL任一或更多電路設計經驗者佳 (3) 具備verilog經驗者尤佳 (4) 了解基本UNIX操作，具備AWK等Programing能力者尤佳 (5) 具備電機電子資訊物理相關背景，無工作經驗可

1. Front-End EDA tools survey and design flow evaluation. 2. DFT/ATPG and MBIST/MBISR design implement and ATE debug diagnosis. 3. Front-End design flow improvement, development, and promotion. 4. In house EDA utility development.

This role will work on physical design implementation & methodology development in advance node (16nm and below). Major focus is cell-phone product and need to co-work with design team, front-end team to meet project goal. Low-power, high-speed or advance node knowledge/skill is a plus.

Analyzing voltage drop across the power grid under different operating conditions. Evaluating current density in metal interconnects and reliability concerns. Design, analyze, and improve power grids. Cross-functional collaboration – working with design, package, and verification teams. Automation and Flow Development – gaining hands-on experience in scripting to improve design efficiency.

1. 具 0~2年數位晶片設計，或有 0~5年類比晶片設計工作經驗。 2. 具備基本數位和類比電路知識，熟習標準晶片設計流程。 3. 熟習業界常用EDA tools, 或Matlab/ Simulink。 4. 研習過CMOS or BiCMOS 類比設計電路課程，對放大器有基礎認識。 5. Experience in these areas is preferred： * BiCMOS or CMOS high-speed (>20Gb/s) circuit, Linear electrical amplifier & equalizer, High-speed (>25G) CDR/PLL/SerDes. * Linear optical laser driver & receiver (TIA + linear amplifier) 本職位負責類比IC電路的設計、驗證和除錯。這是一個高度技術性的職位，對公司的產品開發至關重要。我們正在尋找一位熱愛類比IC設計並具有相關經驗的人才，以推動公司的技術創新和發展。 如果您對這個職位感興趣，請投遞您的履歷表，我們立即與您聯繫。

1. VLSI Advance Technology Node (2nm and Below) Physical Design Implementation. 2. Comprehensive scope to touch, including chip floorplanning, a variety of design closures on timing, signal integrity, power integrity, DFM as well as physical verifications. 3. Develop physical design flows/solutions on the cutting edge technology node.

1. 管理維護 Linux Server(Operation Server , Simulation Server, License Server) 2. 管理維護 EDA tools(Synopsys, Cadence, Siemens, others) (Front End/Back End/Verification) 3. User 相關需求處理 4. EDA自動化流程系統維護及程式開發

Job Contents · 3+ years of EDA flow expertise. · Responsible for timing closure / signoff flow development including timing closure methodology development, flow automation. .SDC validation , domain knowledge enhancement · Project support/execution & collaboration with EDA vendors. · STA sign-off flow/scripts/environment development for advanced process nodes.

ASIC Physical / Backend Designer 將負責數位電路的後端實體設計，包括規劃與優化晶片的布局（Floorplan）、電源網格設計（Power Grid Design）、自動布局與繞線（Place and Route）、時脈樹合成（Clock Tree Synthesis）、靜態時序分析（Static Timing Analysis, STA）、物理驗證（Physical Verification）等工作。 主要職責 1. 熟悉以下製程：22nm,16/12nm, 7/5nm Automotive process及其Signoff Criteria. 2. 晶片布局設計：根據Design Specification, Pin Table, Netlist，執行Floorplan規劃及設計。 3. 熟悉Safety Specification Format (SSF)及其實作流程。 4. 時序分析和優化：進行靜態時序分析，熟悉CTS相關技術，確保晶片具備必要的性能，並解決潛在的Timing Violations. 5. 電源架構規劃：熟悉UPF流程，具備Multi-Voltage設計經驗。 6. 功耗分析及優化：熟悉IR分析流程，進行Power Grid優化以符合設計要求。 7. 面積優化：在滿足設計約束條件的前提下，優化晶片布局以達到最小化面積目標。 8. 設計驗證：執行物理驗證(PV)工作，包括DRC（設計規則檢查）、LVS（佈局與網表檢查）等，確保設計符合製造要求。 9. 了解製造相關流程，包括封裝設計和製造約束條件。 10. 與團隊協作：與前/中端設計工程師、製造工程師及測試團隊緊密合作，確保設計符合需求。