「IC 佈局工程師」的相似工作

1. 通信協定設計 2. 通信協定實作 3. Embedded Linux開發

1. Analog mixed signal IC layout 2. 熟悉IC Layout tool 3. 熟悉先進製程

1. 負責IC版圖的自動佈局佈線、優化和驗證。 2. 確保IC佈局符合Circuit Designer設計需求及產品、製程、電氣的規範。

【工作內容】 • 我們正在尋找具備先進製程經驗的 IC Layout 工程師，加入團隊後可以參與高階SoC /Analog IP 的實體實現，並負責以下工作： -Mixed-Mode FinFET Layout 設計與繪製，確保電路佈局在效能、面積與可靠性之間取得最佳平衡。 -進行 FinFET 製程相關的 DRC / LVS / ERC 驗證，確保設計符合法規與 Foundry 要求。 -熟悉 XRC & EM/IR 分析流程，進行可靠性評估，並針對潛在問題提出改善方案。 【職務條件】 • 必備條件：具備 FinFET 製程經驗，能獨立進行版圖設計與驗證。 -具備類比電路佈局經驗，了解電路特性與佈局考量，能與設計工程師密切合作。 -具備良好的溝通能力與團隊合作精神，能在專案時程內交付高品質成果。

1.Fully custom IC layout for analog 2.Channel or whole chip integration 3.Responsible for layout design,layout verificaion and tapeout.

【職務內容】 ˙需具備HV經驗 Level Shifter（含 HV Device）、Charge Pump、Source Driver、OpAmp / DAC、TCON（含 Digital Layout + Clock Tree） ˙需具備3-5年Driver相關經驗 ˙需熟悉繞線（Routing） ˙Block-Level設計經驗可 ˙能讀懂 Calibre DRC command file 語法佳 ˙具備28/22nm HV製程經驗佳 ˙無需英文能力，全台灣團隊

1.Analog and mixed mode circuit layout and verification 2.Co-work with designer for layout floor planning,routing and physical verifications 3.command file maintain

1. 負責IC佈局和佈線的設計和開發 2. 實現佈局和佈線的細節設計和調整 3. 與相關的團隊成員合作，確保佈局和佈線設計能夠達到高效率和性能 4. 配合其他工程師進行相關的測試、分析和報告 5. 解決相關佈局和佈線問題 6. 修改維護 Command file 7. 使用CADENCE VIRTUOSO或LAKER等工具進行IC佈局和佈線的驗證

1. CMOS sensor full chip custom layout and integration 2. Analog and mixed mode circuit layout and verification

負責OTP & TEST CHIP 佈局及Merge

1. Silicon photonics schematic simulation and chip layout (佈局60%) 2. PIC chip O/E measurement (量測40%)

歡迎對象： 1. 擁有電路佈局設計 (IC Layout) 相關經驗一年以上者 2. 對電路佈局設計 (IC Layout) 有興趣者 3. 相關科系，或非本科系都可 職務內容： 1. 熟悉 Layout Edit Tool 的操作 2. 熟悉 Physical Verification Tool 的操作 3. 負責 IC 電路佈局、優化和驗證 4. 確保 IC 佈局符合 Circuit Designer 設計需求及產品、製程等規範

負責 3D-IC Interposer 與類比 IP 佈局設計 (Virtuoso / Allegro)，確保電性與實體規格，優化設計流程。 熟悉 Layout tools、Foundry PDK為佳。

在Gemini (APU) 晶片系列的設計中,做類比與數位IC佈局(Layout)和DRC, ERC, ANT, LVS之驗證, 該系列的晶片可提供高效率且廣泛的AI應用　　　　　

Full Customer Layout

1. Analog mixed signal IC layout 2. 熟悉IC Layout tool

加入專業 IC 團隊，專責成熟製程的 Analog / Mixed-Signal 晶片開發與版圖設計，實作涵蓋 28nm 節點、ESD 保護與高速 Tx/Rx 模組，適合具備實務經驗並渴望技術突破的版圖工程師。 【工作內容】 • 使用 Laker 或 Virtuoso 進行 Analog / Mixed-Signal 電路之版圖設計 • 使用 Calibre 進行 DRC / LVS 等驗證作業 • 負責 28nm 等低電壓製程節點之 Layout 設計與優化 • 具備 ESD 與 Tx/Rx 電路 Layout 經驗者尤佳 • 與設計團隊密切協作，確保電路性能、面積、可靠度與製程規範之平衡 【職務條件】 • 具備 2 年以上 IC Layout 實務經驗 • 熟悉 EDA 工具：Laker、Virtuoso、Calibre（含 DRC / LVS） • 熟悉 Analog Layout 基礎與高階電路（含 LV、28nm） • 曾參與 IP 整合、版圖組裝與驗證流程 者佳 • 具備主動積極、細心耐心、具抗壓與團隊合作精神，能依時交付任務成果

Job Summary: Layout Engineer will work directly and indirectly with Design / CAD / Layout Manager in development of Mixed-Signal and Analog Integrated Circuits. Individual perform job professionally and independently. The following are the requirements for this job function. Essential Functions: • Chip Planning • Project Schedule / Layout Schedule Estimation • Device Placement on block level according to matching requirements • Block implementations on Top Level • Top Level connections • Signal matching / sensitive nets shielding technique • Chip power / ground planning • Integration of Analog top with Auto-Placement-Routing • Pad / ESD rule and routing / connection • Database DRC & LVS verifications on either DIVA or Dracula basis • Chip Tape-out in accordance with company’s Tape-out Procedure • Positive Attitude Qualifications: • 3+ years Layout experience in Analog and/or Mixed-Signal Circuit Design • Ability to do chip plan, estimate die size and project schedule • Ability to resolve DRC & LVS data verification and tape out chip independently • Familiarity with fundamentals of analog processes • Experience with Cadence and/or VIRTUOSO tools preferable

1、具學習 IC Layout 學習熱忱、具FinFET經驗者佳。 2、Layout Tool的運用&學習(Virtuoso , Laker, calibre...)。 3、可接受出差。 4、 無經驗可。

我們正在尋找具 2-3年以上經驗的資深版圖工程師，能獨立負責 Analog/Mixed-Signal/SoC IP 及 Top-Level Layout。 需熟悉 layout tool、CMOS 製程與 DRC/LVS 驗證，具高速介面經驗佳。 此職位需規劃 Floorplan、Power/Clock Routing、跨部門協作。 曾參與完整 Tape-out 專案者優先。 職務內容： 1.Interface IP layout 2.Ensure DRC/LVS clean 3.Ensure DRC/LVS clean 4.Fix EM/IR issue 5.Layout environment setup 6.IO planning, placement and routing 7.Help designer to debug and support FIB plan

我們正在招募一名經驗豐富的佈線工程師，能獨立作業，並與本地及美國總部相關單位密切合作，包含硬體、機構、製造、供應商等，確保產品從設計到量產順利進行。 • 使用 Cadence Allegro 24.1等工具，進行車用動力傳動系統相關的高電壓與高電流 PCB 佈設計。 • 設定電氣與物理約束條件(Design Rules & Constraints），進行元件配置 (Placement)、阻抗匹配(Impedance Matching 與爬電距離計算（Creepage Distance & Isolation Slot） • 與工程師進行Layer Stack-up之規劃與應用，能針對不同訊號走線需求、參考層分布與功率模組隔離需求設計出高效能疊構架構。 • 熟悉使用不同基材與高Tg材料，配合高電壓/電流性進行設計與材料選擇評估。確保設計符合車用電子的高可靠性標準。 • 與機構與信號完整性團隊密切合作，確保設計符合熱管理、機構結構與 EMI/EMC 要求。 • 建立與管理零件庫(包含3D模型 mapping)，確保元件資料的準確性與一致性，支援設計流程的順利進行。 • 獨立完成出圖（Gerber/ODB++ 製造資料）與設計交付，達到品質與排程要求。 • 與PCB製造商密切協作，確保設計符合製造可行性（DFM）與組裝可行性（DFA）標準，提升產品可靠性，掌握製造成本，縮短生產週期。 • 獨立參與設計審查，提供技術建議，並協助解決設計與製程中的問題。 • 持續研究與應用新技術。 請提供英文履歷。