「資深Analog IC Layout工程師」的相似工作

1. Analog mixed signal IC layout 2. 熟悉IC Layout tool 3. 熟悉先進製程

IC layout

我們正在招募一名經驗豐富的佈線工程師，能獨立作業，並與本地及美國總部相關單位密切合作，包含硬體、機構、製造、供應商等，確保產品從設計到量產順利進行。 • 使用 Cadence Allegro 24.1等工具，進行車用動力傳動系統相關的高電壓與高電流 PCB 佈設計。 • 設定電氣與物理約束條件(Design Rules & Constraints），進行元件配置 (Placement)、阻抗匹配(Impedance Matching 與爬電距離計算（Creepage Distance & Isolation Slot） • 與工程師進行Layer Stack-up之規劃與應用，能針對不同訊號走線需求、參考層分布與功率模組隔離需求設計出高效能疊構架構。 • 熟悉使用不同基材與高Tg材料，配合高電壓/電流性進行設計與材料選擇評估。確保設計符合車用電子的高可靠性標準。 • 與機構與信號完整性團隊密切合作，確保設計符合熱管理、機構結構與 EMI/EMC 要求。 • 建立與管理零件庫(包含3D模型 mapping)，確保元件資料的準確性與一致性，支援設計流程的順利進行。 • 獨立完成出圖（Gerber/ODB++ 製造資料）與設計交付，達到品質與排程要求。 • 與PCB製造商密切協作，確保設計符合製造可行性（DFM）與組裝可行性（DFA）標準，提升產品可靠性，掌握製造成本，縮短生產週期。 • 獨立參與設計審查，提供技術建議，並協助解決設計與製程中的問題。 • 持續研究與應用新技術。 請提供英文履歷。

1.Analog and mixed mode circuit layout and verification 2.Co-work with designer for layout floor planning,routing and physical verifications 3.command file maintain

【工作內容】 • 我們正在尋找具備先進製程經驗的 IC Layout 工程師，加入團隊後可以參與高階SoC /Analog IP 的實體實現，並負責以下工作： -Mixed-Mode FinFET Layout 設計與繪製，確保電路佈局在效能、面積與可靠性之間取得最佳平衡。 -進行 FinFET 製程相關的 DRC / LVS / ERC 驗證，確保設計符合法規與 Foundry 要求。 -熟悉 XRC & EM/IR 分析流程，進行可靠性評估，並針對潛在問題提出改善方案。 【職務條件】 • 必備條件：具備 FinFET 製程經驗，能獨立進行版圖設計與驗證。 -具備類比電路佈局經驗，了解電路特性與佈局考量，能與設計工程師密切合作。 -具備良好的溝通能力與團隊合作精神，能在專案時程內交付高品質成果。

【成為円星人】 円星科技由一群專業與充滿熱情的夥伴創立於2011年，為積體電路矽智財設計服務業之新秀，秉持著『成為半導體業最值得信賴之IP公司』的願景，追求永續經營與成長。 誠摯歡迎您成為円星人，加入我們，站上國際舞台！ 一起共同打拚，以精品文化之精神，創造價值，追求卓越！ 【職務簡介】 M31主要業務為向 IC 設計業者和晶圓代工廠授權 IP，此職務為負責Foundation IP的IC佈局工程師之Layout職缺。 【將負責的工作內容】 Fully customized layout (MEM) 【條件與特質】 1. 熟悉virtuoso or laker,calibre LVS/ERC/DRC tools 2. 熟悉EMIR ,PERC,ESD,Latch up相關知識 3. 具備先進製程經驗尤佳 4. 有MEM Layout相關工作經驗3年以上 如果您有以上相關經驗且對此職缺有興趣，歡迎投遞您的履歷！

1. 負責IC佈局和佈線的設計和開發 2. 實現佈局和佈線的細節設計和調整 3. 與相關的團隊成員合作，確保佈局和佈線設計能夠達到高效率和性能 4. 配合其他工程師進行相關的測試、分析和報告 5. 解決相關佈局和佈線問題 6. 修改維護 Command file 7. 使用CADENCE VIRTUOSO或LAKER等工具進行IC佈局和佈線的驗證

1. 負責IC版圖的自動佈局佈線、優化和驗證。 2. 確保IC佈局符合Circuit Designer設計需求及產品、製程、電氣的規範。

1. 負責IC layout的佈局佈線、優化和驗證。 2. 負責部分full custom analog layout的設計和驗證。 3. 確保IC layout符合circuit designer設計需求及DRC/LVS等tapeout signoff

1.Fully custom IC layout for analog 2.Channel or whole chip integration 3.Responsible for layout design,layout verificaion and tapeout.

【職務內容】 ˙需具備HV經驗 Level Shifter（含 HV Device）、Charge Pump、Source Driver、OpAmp / DAC、TCON（含 Digital Layout + Clock Tree） ˙需具備3-5年Driver相關經驗 ˙需熟悉繞線（Routing） ˙Block-Level設計經驗可 ˙能讀懂 Calibre DRC command file 語法佳 ˙具備28/22nm HV製程經驗佳 ˙無需英文能力，全台灣團隊

1. 具備 Layout 工作經驗，想挑戰SOC晶片(Mix mode / HV / SRAM / Power / ESD..)並有志往Physical design 發展者 2. 需懂ESD / 製程觀念 / 電路原理 3. 具Tapeout 量產經驗，獨立處理 Whole chip 能力尤佳 4. 熟以下流程尤佳：Laker L3+ HSIM simulation + IREM分析 5. 強烈要求穩定性高，積極度高，做事態度需具備高度 Commitment 決心與毅力，具備高度 EQ/AQ，擁有團隊合作的精神 6. 工作地點：此職缺在【台南(樹谷園區)、新竹】皆設有相關單位。

驅動 IC 產品相關 layout. 類比 IC 相關 layout.

Full Customer Layout

1. Analog mixed signal IC layout 2. 熟悉IC Layout tool

1. Silicon photonics schematic simulation and chip layout (佈局60%) 2. PIC chip O/E measurement (量測40%)

【成為円星人】 円星科技由一群專業與充滿熱情的夥伴創立於2011年，為積體電路矽智財設計服務業之新秀，秉持著『成為半導體業最值得信賴之IP公司』的願景，追求永續經營與成長。 誠摯歡迎您成為円星人，加入我們，站上國際舞台！ 一起共同打拚，以精品文化之精神，創造價值，追求卓越！ 【職務簡介】 M31主要業務為向 IC 設計業者和晶圓代工廠授權 IP，此職務為負責類比 IP 之 IC 佈局工程師職缺。 【將負責的工作內容】 1. Mixed mode 2. Analog layout 3. Full Customer Layout 【條件與特質】 1. 具類比IP、Mixed Mode full custom layout / verification 經驗 2. 具 Laker L3/OA , Virtuoso_XL , Calibre LVS / ERC / DRC 等工具經驗 3. 有先進製程 IC 佈局經驗尤佳 4. 有 Analog Layout 相關工作經歷 3 年以上 5. 具備良好的溝通能力和積極的態度思維 如果您有以上相關經驗且對此職缺有興趣，歡迎投遞您的履歷！

主要職責 1. Layout設計與實作 根據電路圖（schematic）進行analog/mixed-signal或digital layout佈局設計 執行模組層級（block-level）與頂層（top-level）layout整合 負責元件placement、routing、floorplan與metal layer規劃 2. DRC/LVS檢查與修正 使用EDA工具執行設計規範檢查（DRC, LVS） 修正版圖與設計間的不一致，確保layout正確無誤 執行ERC（Electrical Rule Check）、ANT（Antenna Check）等檢查 3. 協同工作與設計優化 與電路設計工程師合作進行版圖最佳化（例如降低parasitics、改善matching） 針對layout提出建議以達到功耗、面積與性能的最佳平衡 4. 製程與封裝考量 根據製程規範（Design Rule）進行設計，考量DFM（Design for Manufacturability）與封裝需求 了解不同foundry的PDK（Process Design Kit）限制與應用

我們正在尋找具 2-3年以上經驗的資深版圖工程師，能獨立負責 Analog/Mixed-Signal/SoC IP 及 Top-Level Layout。 需熟悉 layout tool、CMOS 製程與 DRC/LVS 驗證，具高速介面經驗佳。 此職位需規劃 Floorplan、Power/Clock Routing、跨部門協作。 曾參與完整 Tape-out 專案者優先。 職務內容： 1.Interface IP layout 2.Ensure DRC/LVS clean 3.Ensure DRC/LVS clean 4.Fix EM/IR issue 5.Layout environment setup 6.IO planning, placement and routing 7.Help designer to debug and support FIB plan

1.對先進製程 IC Layout 有興趣者, 歡迎非本科系 2.熟悉EDA tools：Cadence Virtuoso,Laker,Calibre。 3.曾通過財團法人自強工業科學基金會IC佈局工程師培訓計畫 4.相關科系.有FinFET經驗者佳