【派駐聯發科/新竹V】實體設計工程師

09/16更新

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應徵

應徵人數 0~5 人

工作內容

實現由Netlist to GDS out 1. Execute chip floorplanning, clock tree synthesis, a variety of design closures on timing, signal integrity, power integrity, physical verifications (DRC/LVS/ERC …). 2. Develop physical design flows/solutions on advance node.

職務類別

、

、

工作待遇

月薪45,000~55,000元

（固定或變動薪資因個人資歷或績效而異）

工作性質

全職

雇用類型

派遣

代徵企業

IC設計相關業

上班地點

新竹市科學園區聯發科V棟 (新竹科學園區)

遠端工作

管理責任

不需負擔管理責任

出差外派

無需出差外派

上班時段

日班

休假制度

週休二日

可上班日

不限

需求人數

1~6人

條件要求

工作經歷

不拘

學歷要求

專科、大學、碩士

科系要求

資訊工程相關、電機電子工程相關

語文條件

英文 -- 聽 /中等、說 /中等、讀 /中等、寫 /中等

擅長工具

Python、TCL、Verilog、Perl

工作技能

不拘

其他條件

1.理工相關科系畢,修過VLSI/DFT相關佳 2.具Linux/Vim經驗者佳 3.好相處,好溝通,抗壓性高 4.具有問題分析能力並願意學習新東西

聯絡方式

聯絡人

李小姐

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