「資深數位設計工程師(副理)」的相似工作

1. Project integration support & implementation, to deliver qualified nestlist from RTL. 2. preSTA/SYN/LEC/postSTA/etc. EDA flow execution and enhancement 3. Timing & power closure 4. Schedule control, netlist optimization, flow coordinator

1. SOC/IP 整合工作，從RTL到 Netlist 2. clock tree structure design 3. Lint / CDC check / Synthesis/ DFT/ LEC

1. 電源IC數位部分的Verilog Coding，FPGA，熟8051/ARM CPU及MCU 周邊佳。 2. 具電源IC設計及風扇馬達電機控制系統相關經驗尤佳。 3. 需求條件： 3-1. Digital Design，VLSI Design 3-2. Verilog HDL 3-3. FPGA 3-4. 馬達控制演算法

1. 支援計畫功能與系統驗證與除錯。 2. 規劃及協調驗證資源、項目及時程。 3. 與Hardware engineer 溝通設計FPGA硬體架構規劃 4. 與Software engineer 溝通設計FPGA 控制介面 5. SoC FPGA系統整合。 6. 演算法之RTL實現或IP整合、獨立撰寫 Testbench & Debug FPGA電路 7.高速介面(HDMI/eDP/3G-SDI/12G-SDI)、DDR、I2C、UART、SPI等介面整合應用 8. 具醫療影像及色彩處理開發

• Co-work with package design team to complete a substrate layout that will meet the design objectives for performance, cost and quality. • Co-work with SOC team to complete Bump floorplan and RDL routing. • Power mesh/power density flow development and related flow development and enhancement. • Provide power plan result for PR team. • Chip IR signoff : provide the result and solution to APR & package team • Chip level PEM/SEM simulation and fixing plan providing. • SIR/DIR/PEM/SEM result data review and verification. • Familiar with Voltus / Redhawk experience is required.

【工作內容】 • Work with team members and apply current functional verification techniques to perform and improve pre-silicon verification quality and product Time to Market • Provide the technical leadership to the DV team for the project • Work independently on various DV tasks and provide technical guidance to the DV team. • Be involved technically in the porting/creation of the DV environment for the new design, block and chip level test plan creation and implementation, coverage analysis, and regression cleanup 【職務條件】 • Master’s degree in Electrical Engineering, Computer Science, or related. • Good understanding of ASIC design verification flow. • RTL coding with Verilog/System Verilog and familiar with front-end design flow and C/C++ programming experiences. • Knowledge of Perl, OVL, SVA, SV, UVM, OVM, script programming, etc. 【其他條件】 • MSEE with a minimum of 5 years, or BSEE with a minimum of 8 years of experience in digital ASIC/SOC design verification • MS/BS degree in EE or CS with expertise in digital IP/SOC design verification.

1. 數位IC開發以及執行模擬驗證(Interface, PQ, QC , PD , VCM , OIS, BLCD, PMIC, Power Delivery IC) 2. 協調團隊內部研發資源。 3. 部門人員管理。 4. 專案進度及issue tracking。

1. 熟悉數位IC整合流程, 包含RTL模擬 2. 熟悉時序分析及功耗分析流程 3. 有低功耗分析經驗者尤佳 4. 有實體設計經驗者尤佳

【成為円星人】 円星科技由一群專業與充滿熱情的夥伴創立於2011年，為積體電路矽智財設計服務業之新秀，秉持著『成為半導體業最值得信賴之IP公司』的願景，追求永續經營與成長。 誠摯歡迎您成為円星人，加入我們，站上國際舞台！ 一起共同打拚，以精品文化之精神，創造價值，追求卓越！ 【職務簡介】 M31主要業務為向 IC 設計業者和晶圓代工廠授權 IP，此職務為負責高速介面 IP（High Speed Interface IP）開發相關的數位RD職缺。 【將負責的工作內容】 1. RTL design & verification 2. Customer support and debug 3. MIPI,USB, PCIE等高速介面IP開發。 4. 不同製程的IP Porting。 5. PHY Test Chip整合。 【條件與特質】 1. 具備數位設計流程經驗 (Synthesis/LEC/DFT/ATPG/STA) 2. 熟悉完整的Tape out flow 3. 熟悉MIPI,USB,DDR(LPDDR)相關高速混合信號介面(PHY)尤佳 4. 有數位IC設計工程師相關工作經歷3年以上 5. 電機電子/資訊工程碩士畢業 如果您有以上相關經驗且對此職缺有興趣，歡迎投遞您的履歷！

(a) 負責Tcon IC開發 (b) 負責數位影像處理IP開發 (C) 1.整合使用 FPGA IP，具模擬驗證以達功能的需求 2.系統驗證項目的規劃及系統整合與測試 3.開發、撰寫及驗證 Verilog code (D) 1.使用System Verilog、UVM驗證數位IP 2.依據規格擬定測試計畫並建立隨機測試向量 3.與Design Team密切合作，提高function/code test coverage

1. 專案規劃與管理 a. 專案前期評估 b. 規劃IC設計各個階段的schedule與人力配置，包括架構設計、RTL設計整合、合成、驗證和測試 c. 確保進度符合計劃，並有效利用團隊的資源來完成項目 d. 與外部供應商及客戶溝通，並與其他部門協作，確保IC設計能夠順利實現並符合最終需求 2. 技術監督與指導 a. 對設計整合流程進行技術監督，確保設計符合公司標準、品質要求，並能夠滿足性能、功耗、面積等要求 b. 確保設計整合的正確性，協調設計驗證過程，包括功能驗證、時序分析、功耗分析等 c. 協助團隊解決在設計整合與驗證時遇到的問題 d.負責 SOC low power 規劃及設計 e.熟悉並負責SOC IP( MIPI、DDR、PCIe 等) 的整合，確保與 SOC 設計的兼容性與效能最佳化 3. 團隊管理與領導 a. 負責指導部門內工程師，分配工作並提供技術指導，協助團隊克服技術挑戰 b. 招募新成員並確保團隊技能持續更新，推動專業發展和培訓計劃 c. 協調團隊內部的工作進度和溝通，確保各個成員的工作能夠高效協作 4. 其它主管交辦事項 【必要條件】 1. 電機、電子、資訊工程或相關科系，碩士以上學歷 2. 10年以上 SoC 設計或整合經驗 3. 熟悉CPU子系統設計整合 a. 熟悉 ARM 架構， b. 對 RISC-V 架構有基本認識 4. 熟悉數位IC前端設計流程，如RTL design、Lint/CDC、Synthesis、STA、LEC、ECO等 5. 熟悉 MIPI、DDR、PCIe、PHY、Serdes、PLL 等常用 IP 的應用與整合 6. 熟悉IC後段設計流程，如DFT、MBIST、P&R、post-cilicon system level debugging等 7. 良好的溝通能力，能與內部 RD 團隊及外包協力廠商有效協作，推動專案如期完成

1. MIS系統管理日常維運及異常排除(AD、NAS、防火牆、鼎新ERP系統…等) 。 2. 辦公室電腦及網路機房維護管理。 3. 公司內部IT日常維運。 4. 維護、更新、管理各類文件檔案和資料庫系統。 5. 海外據點輪調或常駐 6. 配合值班 on call 7. 表現績優者提供留任簽約金，成長總會有動力 8. 新進人員均有專屬輔導員，一步一腳印協助快速融入公司體系內

1. Ethernet SerDes高速介面數位設計 (USXGMII, 25G Base-R) 2. 依據系統規格, 執行架構設計以及撰寫硬體描述語言 (RTL), 和軟體同仁合作進行相關驗證 3. 具有高速介面或 high level synthesis實作經驗或FPGA實作經驗者尤佳

This is a good opportunity to join a startup company working in UWB and Radar product. Co-work with ASIC design team for product development competive salary and startup package 工作內容: - 協助 Radar 定位演算法DSP實現及其驗證 - 協助數位晶片Serial介面(I2C/SPI)開發 - 協助產品驅動程式開發和相關測試 具備條件: - 具3年以上Digital IC design或FPGA開發相關經驗 - 熟悉RTL coding、simulation & synthesis流程及其開發工具使用 - 具C/C++ coding 和 debug 能力 - 能理解基礎數位運算原理如FIR IIR cordic佳

⚠️特別說明：此職位需on-site在新竹清大創新育成中心辦公室，無提供遠端工作條件。 ✅主要職責： 1. 高效能記憶體子系統（DDR/LPDDR Subsystem）之整合、開發與驗證。 2. 參與GenAI SoC設計，包括架構規劃、RTL設計、模擬與驗證。 3. 配合後端設計團隊，進行時序分析與設計優化。 5. 進行設計文件撰寫與維護，確保設計過程符合公司開發流程。 6. 針對客戶需求，進行系統分析與客製化設計開發。 ✅基本要求： 1. 電機、電子、資訊工程相關科系畢業，學士以上學歷。 2. 具備5年以上數位IC設計經驗。 3. 熟悉 DDR PHY 架構、控制器、timing calibration與 training 流程 4. 熟悉SoC Bus Fabric設計，具備AXI、AHB等匯流排介面經驗。 5. 熟悉RTL設計 (Verilog / System Verilog)。 6. 了解前端設計流程，包括模擬、合成、時序分析等。 7. 良好的問題分析能力，具備團隊合作精神。 ✅加分條件： 1. 有參與過 LPDDR Subsystem Integration與Silicon Tape-out 並成功量產 2. 熟悉 Synopsys LPDDR、Cadence GDDR IP/Subsystem 3. 熟悉 UPF、低功耗設計流程 4. 熟悉 DFT 、Scan、BIST ✅ Why Join Us 1. 與頂尖技術團隊共事，參與高效能 AI/高速記憶體解決方案開發 2. 自主創新文化，提供技術發揮與產品影響力兼具的工作環境

1. FrontEnd flow development. 2. Project support and consultant. 3. Develop CAD utility, design automation 4. Work with different process nodes, develop the design flow and methodology

Analog IC design (A) Power Management(SMPS, Buck, Boost, LDO, Battery Charger)， (B) Analog Circuit Design

A. 負責高階投影機FPGA開發 B. 承接 FPGA (XILINX/ALTERA) 設計 C. 數位電路設計、驗證與模擬 D. 影像系統或數位影像處理演算法設計與實現

Responsibilities: • Develop integrated verification environment. • Verify designs with system verilog and system verilog assertion. • Build, maintain and upgrade testbenches and their components using UVM-based methods. • Check functional coverage and code coverage • Create controlled random testcases. Pre-debug and provide debug reports. • Scripting experience using scripting languages like Perl and Python.

1.整理、撰寫與維護技術文件 (datasheet, manual) 2.中英翻譯與潤飾 (實際上班時間可於面談時討論)