Senior Digital Circuit Design Engineer 資深數位IC設計工程師

08/12更新
3 天內聯絡過求職者
徵才積極度:極為活躍
應徵

工作內容

我們在尋找具備一定基礎的數位電路前端設計師加入我們的團隊。負責從 RTL 到 Netlist 的完整設計流程,並確保在設計符合市場需求規格的同時,達成高性能、低功耗及面積優化的需求。因此該職位需要了解 IC設計流程,以及業界主流 EDA 工具的實際應用經驗。 工作職責 - 根據設計規格撰寫 RTL - 根據驗證需求建構 verification environment - 執行功能驗證,確保設計的正確性和完整性 - 使用工具生成符合時序、功耗和面積要求的 netlist - 使用工具進行靜態時序分析,確保設計符合時序要求 - 配合前後端工程師,協助完成佈局與布線流程,並確認產出之電路在時序、功耗等方便符合規格 - 分析並解決設計中的時序、功耗及訊號完整性問題

工作待遇

待遇面議

(經常性薪資達 4 萬元或以上)

工作性質

全職

上班地點

新竹市科學工業園區創新一路19-1號4樓 (新竹科學園區)

管理責任

不需負擔管理責任

出差外派

無需出差外派

上班時段

日班

休假制度

依公司規定

可上班日

不限

需求人數

1人

條件要求

工作經歷

3年以上

學歷要求

碩士以上

科系要求

電機電子工程相關、資訊工程相關

語文條件

不拘

擅長工具

其他條件

1. 須3 年以上 IC 設計或相關工作經驗 2. 熟悉數位電路設計流程,特別是在前端設計流程中的經驗 3. 了解以下工作目的與原理並實際操作過對應之自動化工具: - Functional Verification: 進行 RTL 設計的模擬與驗證 - Netlist Synthesis: 產出 netlist,熟悉設計約束的腳本設定與優化 - Timing Analysis: 進行靜態時序分析,熟悉規範腳本設定,能分析和解決 Violation - Power Analysis: 進行功耗估計與優化,熟悉規範腳本設定,能應用低功耗設計技術 - LEC / ECO: 進行形式驗證與 ECO Automation 的經驗 4. 具備混合訊號, 高效能或低功耗, 影像處理背景及FPGA 使用經驗者佳

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福利制度

法定項目

其他福利

◆ 保障年薪14個月 ◆ 分紅/認股 1.員工紅利 2.員工認股 ◆ 獎金/禮品類 1.年終獎金 2.生日禮金 ◆ 保險類 1.勞保 2.健保 3.員工團保 4.眷屬團保 5.意外險 6.職災保險 ◆ 請 / 休假制度 1.週休二日 2.彈性工時 3.到職享有當年度的彈休假 4.無須補班 ◆ 其他 1.健康檢查 ◆ 補助類 1.停車費補助 2.住院慰問金

聯絡方式

聯絡人

黃小姐

應徵回覆

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