「Command File 工程師(新竹)」的相似工作

1. 具備 Layout 工作經驗，想挑戰SOC晶片(Mix mode / HV / SRAM / Power / ESD..)並有志往Physical design 發展者 2. 需懂ESD / 製程觀念 / 電路原理 3. 具Tapeout 量產經驗，獨立處理 Whole chip 能力尤佳 4. 熟以下流程尤佳：Laker L3+ HSIM simulation + IREM分析 5. 強烈要求穩定性高，積極度高，做事態度需具備高度 Commitment 決心與毅力，具備高度 EQ/AQ，擁有團隊合作的精神 6. 工作地點：此職缺在【台南(樹谷園區)、新竹】皆設有相關單位。

主要職責 1. Layout設計與實作 根據電路圖（schematic）進行analog/mixed-signal或digital layout佈局設計 執行模組層級（block-level）與頂層（top-level）layout整合 負責元件placement、routing、floorplan與metal layer規劃 2. DRC/LVS檢查與修正 使用EDA工具執行設計規範檢查（DRC, LVS） 修正版圖與設計間的不一致，確保layout正確無誤 執行ERC（Electrical Rule Check）、ANT（Antenna Check）等檢查 3. 協同工作與設計優化 與電路設計工程師合作進行版圖最佳化（例如降低parasitics、改善matching） 針對layout提出建議以達到功耗、面積與性能的最佳平衡 4. 製程與封裝考量 根據製程規範（Design Rule）進行設計，考量DFM（Design for Manufacturability）與封裝需求 了解不同foundry的PDK（Process Design Kit）限制與應用

1. Knowledge and experience of circuit design guideline, latch up, EM and ESD checking rule. 2. Calibre DRC/LVS/PERC Command File maintain and writing. 3. Physical Verification flow enhancement and deployment. 4. CAD Utility development. 5. Soft skill ability like TCL, Perl, shell script

RTL design/Verilog behavior model development APR flow support CAD/CAE internal flow/script maintenance

Digital IC design engineer - Familiar with Verilog RTL coding - Familiar with digital design flow (pre-layout simulation, timing constraint, synthesis, post-layout simulation) - Will be working on high speed Serdes IPs - Experience or interest in all-digital PLLs or clock-data recovery circuits is a big plus

1.Analog and mixed mode circuit layout and verification 2.Co-work with designer for layout floor planning,routing and physical verifications 3.command file maintain

1.IC 之規格訂定與驗證 2.NB面板 DP相關驗證 3.FPGA系統設計與驗證 4.客戶端筆電面板模組驗證與Design In技術支援 5.具備C# 或 C++ 能力, 以開發IC驗證軟體與IC驗證系統 6.工作地點：台南

我們正在尋找一位熱情、有經驗的EDA應用工程師，加入我們充滿創新和技術挑戰的團隊。這位工程師將與台灣地區的客戶及合作夥伴緊密合作，提供最新的電子設計自動化工具和技術支援，以實現客戶的設計最佳化及效率提升。 職責： 與客戶端的工程師密切合作，了解其設計需求，提供EDA工具相關的技術支援。 協助客戶優化和自動化設計流程，以提高生產力和效率。 在EDA工具中執行模擬和分析，確保客戶設計的性能、功耗和可靠性符合要求。 解決客戶在設計過程中遇到的技術挑戰，提供解決方案以滿足其產品開發目標。 資格要求： 學士或以上學歷，專業領域包括電子工程、計算機工程或相關領域。 具備良好的問題解決和溝通能力，能夠有效協作並在客戶團隊中發揮領導力。 對IC設計、半導體及EDA產業有濃厚興趣，並追求不斷學習和專業成長。 必要條件： 具有相關EDA工具（如Cadence、Synopsys、Mentor Graphics等）的使用經驗。 熟悉硬體描述語言（SystemVerilog、Verilog、VHDL）和模擬工具。 英文聽說讀寫中等以上

1. FrontEnd flow development. 2. Project support and consultant. 3. Develop CAD utility, design automation 4. Work with different process nodes, develop the design flow and methodology

1.Analog & physical design flow/script development 2.IR/EM sign-off 3.Flip-chip design 4.Physical verification flow

【主要工作內容】 1.Netlist to GDS, including floorplan/powerplan/physical synthesis/clock tree synthesis & routing 2.Chip level physical verification, including DRC/LVS/DFM & tapeout 3.IR-Drop analysis 【需求條件】 1.有使用過ICC/ICC2/laker, 曾做過fully layout & chip level PV 2.工作態度積極認真, 有獨自解決問題能力

1. 需具備類比IC Layout、BCD Prcoess整合經驗。 2. 需負責全晶片整合佈局和驗證 3. 熟悉Virtuoso, Laker, Calibre使用 4. 此職務上班地點在新竹辦公室

(1)Must have BS in CS/EE of relevant experience in IC design field. (2)Familiar with IC design flow, placement and route (P&R), and layout. (3)Circuit knowledge and logic design relevant experience would be a plus.

【工作內容】 • 我們正在尋找具備先進製程經驗的 IC Layout 工程師，加入團隊後可以參與高階SoC /Analog IP 的實體實現，並負責以下工作： -Mixed-Mode FinFET Layout 設計與繪製，確保電路佈局在效能、面積與可靠性之間取得最佳平衡。 -進行 FinFET 製程相關的 DRC / LVS / ERC 驗證，確保設計符合法規與 Foundry 要求。 -熟悉 XRC & EM/IR 分析流程，進行可靠性評估，並針對潛在問題提出改善方案。 【職務條件】 • 必備條件：具備 FinFET 製程經驗，能獨立進行版圖設計與驗證。 -具備類比電路佈局經驗，了解電路特性與佈局考量，能與設計工程師密切合作。 -具備良好的溝通能力與團隊合作精神，能在專案時程內交付高品質成果。

analog and digital circuit layout繪製

【職務內容】 ˙需具備HV經驗 Level Shifter（含 HV Device）、Charge Pump、Source Driver、OpAmp / DAC、TCON（含 Digital Layout + Clock Tree） ˙需具備3-5年Driver相關經驗 ˙需熟悉繞線（Routing） ˙Block-Level設計經驗可 ˙能讀懂 Calibre DRC command file 語法佳 ˙具備28/22nm HV製程經驗佳 ˙無需英文能力，全台灣團隊

1.Fully custom IC layout for analog 2.Channel or whole chip integration 3.Responsible for layout design,layout verificaion and tapeout.

【產品線描述】 專注於提供高效能高品質的IC解決方案，涵蓋TV SoC及ASIC領域，並透過深厚的軟體技術優勢，確保產品的市場競爭力。 ■ TV SoC 軟體解決方案： 智慧電視系統整合、影像與音訊處理優化、AI 影像增強、多媒體與串流服務支援 ■ ASIC 軟體解決方案： 高效能低功耗設計、相機與影像處理技術、深度學習推理引擎、高效能計算架構、開發工具鏈 【工作說明】 1. 軟韌體開發 2. 協同客戶開發建構Smart TV 系統 3. 單晶片系統整合 【必要條件】 1. 碩士以上，電子、電機、資工、控制.. 等理/工學院相關科系畢業 2. 具備程式開發能力 3. 能配合工作需求出差

1. IC 之規格訂定與驗證 2. 具備C# 或 C++ 能力, 以開發IC驗證軟體與IC驗證系統 3. FPGA系統設計與驗證 4. 客戶端車載/筆電/手機與面板模組Design In技術支援 5. 工作地點：【新竹／台北】皆設有相關單位

1.負責準備IC驗證計畫與驗證IC相關工作 2.Datasheet編寫與修訂 3.客戶端Design In技術支援