「Sr. APR Engineer(台北)」的相似工作

1.5+ years' experience with MS in EE or CS 2.Hands on silicon design and bring up experiences 3.Experiences with data communication protocols such as PCI Express, SuperSpeed USB, SATA, etc. 4.Experiences in mixed signal design with good understanding of analog circuit design 5.Design experience with PCIe 3.0 and 4.0 is a plus

-Working with IC design team on IC bring up and electrical verifications. -Develop evaluation hardware platforms, reference schematic and PCB board verification. -BOM cost and competition analysis. -Technical support for customer projects along with AE/DE/SW/FW/QC engineers.

1. Handle Employee stock option plan and stock affairs-related operations. 2. File material information and various announcements on the Market Observation Post System (MOPS). 3. Arrange and assist with shareholders’ meetings and other related meetings and tasks. 4. Assist in the implementation of corporate governance evaluations. 5. Disclose, maintain, and enhance sustainability information. 6. Support departmental operations and handle assignments from supervisors.

Analyzing voltage drop across the power grid under different operating conditions. Evaluating current density in metal interconnects and reliability concerns. Design, analyze, and improve power grids. Cross-functional collaboration – working with design, package, and verification teams. Automation and Flow Development – gaining hands-on experience in scripting to improve design efficiency.

ASIC Physical / Backend Designer 將負責數位電路的後端實體設計，包括規劃與優化晶片的布局（Floorplan）、電源網格設計（Power Grid Design）、自動布局與繞線（Place and Route）、時脈樹合成（Clock Tree Synthesis）、靜態時序分析（Static Timing Analysis, STA）、物理驗證（Physical Verification）等工作。 主要職責 1. 熟悉以下製程：22nm,16/12nm, 7/5nm Automotive process及其Signoff Criteria. 2. 晶片布局設計：根據Design Specification, Pin Table, Netlist，執行Floorplan規劃及設計。 3. 熟悉Safety Specification Format (SSF)及其實作流程。 4. 時序分析和優化：進行靜態時序分析，熟悉CTS相關技術，確保晶片具備必要的性能，並解決潛在的Timing Violations. 5. 電源架構規劃：熟悉UPF流程，具備Multi-Voltage設計經驗。 6. 功耗分析及優化：熟悉IR分析流程，進行Power Grid優化以符合設計要求。 7. 面積優化：在滿足設計約束條件的前提下，優化晶片布局以達到最小化面積目標。 8. 設計驗證：執行物理驗證(PV)工作，包括DRC（設計規則檢查）、LVS（佈局與網表檢查）等，確保設計符合製造要求。 9. 了解製造相關流程，包括封裝設計和製造約束條件。 10. 與團隊協作：與前/中端設計工程師、製造工程師及測試團隊緊密合作，確保設計符合需求。

1.Develop validation plans, execute system-level qualification tasks, and conduct stress tests to evaluate product reliability. 2.Support compatibility testing for PD, HUB, and related products. 3.Analyze root causes and provide relevant debugging information to assist R&D in resolving issues. 4.Summarize qualification results and compile the final QA report. 5.Support the marketing and FAE team in analyzing field failures and provide feasible solutions based on findings.

1. Knowledgeable in power analysis and IR/EM methodologies, with hands-on experience using Ptpx, Redhawk, or Voltus for power and IREM evaluation. 2. Familiar with the integrated circuit (IC) design flow, capable of performing design, optimization, and verification using tools such as ICC2 or INNOVUS. 3. Experience in developing automation scripts using Python, Perl, TCL, or Shell is a strong plus. 4. Experienced in IO/IP planning, including bump/PAD placement and RDL routing is a plus. 5. Experienced in fundamental circuit structures (e.g., standard cells, IO), with the ability to simulate basic circuits using Hspice or Spectre is a plus.

1. Support customer projects from design-in, design-through to mass-production. 2. Team work with AE, FAE, RD and QA to solve problems.

加入專業 IC 團隊，專責成熟製程的 Analog / Mixed-Signal 晶片開發與版圖設計，實作涵蓋 28nm 節點、ESD 保護與高速 Tx/Rx 模組，適合具備實務經驗並渴望技術突破的版圖工程師。 【工作內容】 • 使用 Laker 或 Virtuoso 進行 Analog / Mixed-Signal 電路之版圖設計 • 使用 Calibre 進行 DRC / LVS 等驗證作業 • 負責 28nm 等低電壓製程節點之 Layout 設計與優化 • 具備 ESD 與 Tx/Rx 電路 Layout 經驗者尤佳 • 與設計團隊密切協作，確保電路性能、面積、可靠度與製程規範之平衡 【職務條件】 • 具備 2 年以上 IC Layout 實務經驗 • 熟悉 EDA 工具：Laker、Virtuoso、Calibre（含 DRC / LVS） • 熟悉 Analog Layout 基礎與高階電路（含 LV、28nm） • 曾參與 IP 整合、版圖組裝與驗證流程 者佳 • 具備主動積極、細心耐心、具抗壓與團隊合作精神，能依時交付任務成果

【工作內容】 • Work with team members and apply current functional verification techniques to perform and improve pre-silicon verification quality and product Time to Market • Provide the technical leadership to the DV team for the project • Work independently on various DV tasks and provide technical guidance to the DV team. • Be involved technically in the porting/creation of the DV environment for the new design, block and chip level test plan creation and implementation, coverage analysis, and regression cleanup 【職務條件】 • Master’s degree in Electrical Engineering, Computer Science, or related. • Good understanding of ASIC design verification flow. • RTL coding with Verilog/System Verilog and familiar with front-end design flow and C/C++ programming experiences. • Knowledge of Perl, OVL, SVA, SV, UVM, OVM, script programming, etc. 【其他條件】 • MSEE with a minimum of 5 years, or BSEE with a minimum of 8 years of experience in digital ASIC/SOC design verification • MS/BS degree in EE or CS with expertise in digital IP/SOC design verification.

ASIC Physical / Backend Designer 將負責數位電路的後端實體設計，包括規劃與優化晶片的布局（Floorplan）、電源網格設計（Power Grid Design）、自動布局與繞線（Place and Route）、時脈樹合成（Clock Tree Synthesis）、靜態時序分析（Static Timing Analysis, STA）、物理驗證（Physical Verification）等工作。 主要職責 1. 熟悉以下製程：22nm,16/12nm, 7/5nm Automotive process及其Signoff Criteria. 2. 晶片布局設計：根據Design Specification, Pin Table, Netlist，執行Floorplan規劃及設計。 3. 熟悉Safety Specification Format (SSF)及其實作流程。 4. 時序分析和優化：進行靜態時序分析，熟悉CTS相關技術，確保晶片具備必要的性能，並解決潛在的Timing Violations. 5. 電源架構規劃：熟悉UPF流程，具備Multi-Voltage設計經驗。 6. 功耗分析及優化：熟悉IR分析流程，進行Power Grid優化以符合設計要求。 7. 面積優化：在滿足設計約束條件的前提下，優化晶片布局以達到最小化面積目標。 8. 設計驗證：執行物理驗證(PV)工作，包括DRC（設計規則檢查）、LVS（佈局與網表檢查）等，確保設計符合製造要求。 9. 了解製造相關流程，包括封裝設計和製造約束條件。 10. 與團隊協作：與前/中端設計工程師、製造工程師及測試團隊緊密合作，確保設計符合需求。

★系統單晶片設計助理工程師 1. 協助執行IC設計前端相關的數位合成 (Tool: Fusion Compiler, Genus) 2. 利用C相關程式優化工作流程 => 同下 3. 協助開發IC => 利用C語言,tcl script工作流程自動化,讓tools自動撈相關report及執行好分析 4. QC => 跑LEC tools確認synthesis合成與RTL是對的 5. C語言 => 須具備寫程式的能力,像基本資料分類,或寫出數學運算公式,利用程式語言方便做大量資料分析 6. 執行STA分析 (Tool: PrimeTime) 7. 協助整理及分析各項report ★ IC 實體設計助理工程師(APR) 1. 在區塊層級的實體實作中進行 R2G（Ready to GDS）流程。 2. 協助進行 DRC（設計規則檢查）/LVS（佈局與電路比對）/ANT（天線效應）/ERC（電氣規則檢查）驗證。 3. 協助 EM（電遷移）/IR（電壓降）結果修正。 4. 負責先進製程（2nm/3nm/4nm）的 Netlist-to-GDS（從電路網表至最終佈局圖）流程： a. 使用 Innovus 完成 floorplan、preCTS、postCTS、postRoute 各階段： 　i. 檢查 floorplan 品質，包括電源架構、SRAM 擺放、端點填充元件（endcap cells）、接地井元件（welltap cells）、電源開關元件（power switch cells）等。 　ii. 檢查 preCTS 階段品質，包括壅塞/溢出情況、元件密度、設定時間違規（setup violation）、漏電比率（leakage ratio）。 　iii. 檢查 postCTS 階段品質，包括壅塞/溢出情況、元件密度、設定/保持時間違規（setup/hold violations）、漏電比率。 　iv. 檢查 postRoute 階段品質，包括 DRC、金屬短路、設定/保持時間違規、漏電比率。 b. 檢查 IR 違規報告並修正： 　i. 分析 IR 違規原因，包括靜態 IR、動態 IR、電源 EMI、訊號 EMI。 　ii. 修正這些違規的方法。 c. 檢查 DRC/LVS 報告並修正： 　i. 分析實體驗證違規原因，包括 DRC、LVS、ANT。 　ii. 修正這些違規的方法。 ★ 員工福利 獎金與補助：提供年終獎金、三節禮金，午餐與晚餐費補助。 保險制度：完善的團體保險保障。 工作氛圍：穩定合作的工作環境，重視員工學習與成長。 員工關懷：定期舉辦員工聚餐與交流活動，增進團隊凝聚力。"

1. 負責IC佈局和佈線的設計和開發 2. 實現佈局和佈線的細節設計和調整 3. 與相關的團隊成員合作，確保佈局和佈線設計能夠達到高效率和性能 4. 配合其他工程師進行相關的測試、分析和報告 5. 解決相關佈局和佈線問題 6. 修改維護 Command file 7. 使用CADENCE VIRTUOSO或LAKER等工具進行IC佈局和佈線的驗證

負責 3D-IC Interposer 與類比 IP 佈局設計 (Virtuoso / Allegro)，確保電性與實體規格，優化設計流程。 熟悉 Layout tools、Foundry PDK為佳。

1. 維護與優化 Firmware 專案的 CI/CD Pipeline 2. 建立與維護韌體自動化編譯與版本控管流程。 3. 撰寫與維護 Wi-Fi Router / Wi-Fi AP 的自動化測試腳本，包含 Web UI 的瀏覽器自動化(如使用 Selenium、Playwright)。 4. 整合自動化測試框架，驗證功能、相容性與網路連線穩定性。 5. 協助設計與執行系統測試、壓力測試、自動回歸測試等，提升測試效率與覆蓋率。

1、 負責Ansys高頻電磁場模擬分析軟體之售前拜訪、資料蒐集 2、 技術支援以及技術文件製作;訓練教材製作以及教育訓練。 3、 軟體安裝、簡報製作 4、 Ansys高頻電磁場模擬分析軟體產品功能研究 5、 高頻相關工程顧問服務專案執行與規劃 6、 高頻相關產業趨勢研究。

Responsible for developing custom IP for SoC design from specification definition, circuit design to testing, and familiar with component and process characteristics.

【Position Goals】 1.Ensure successful delivery and excellent technical support of in-cell notebook projects at target panel vendors and notebook ODMs. 2.Establish in-depth technical relationships with panel engineers and establish Parade as vendor of choice for notebook in-cell solutions. 3.Establish trust and respect with key engineering stake-holders. 【Main Responsibilities】 1.Co-work with Parade Sales/FAE/Marketing to secure design wins and panel qualification. 2.Ability to work in tandem with a display FAE to execute in-cell designs from kick-off to mass production. 3.Work with AE and RD teams to debug customer field issues 4.Manage project-level details and proactively mitigate risks for customer projects 5.Provide frequent onsite support and debug to ensure program success and customer satisfaction 6.Become the trusted expert advisor for customer panel engineers and project teams by doing what's best for the customer – strong bias to action. 7.Respond to customer RFQs and product technical information.

1.Support Design Engineer on Signal Integrity testing and Debugging on Chip and Demo Board 2.Support Customer projects design-in stage to mass-production. 3.Support Customer projects design review (Schematics, layout, CTS report) 4.Team work with RD, AE and QA on debugging and problems solve.

1. 熟悉生產BOM架構、流程及邏輯，維護成本結轉流程。 2. 審核料件進耗存流程及相關單據。 3. 原物料立帳作業，審核廠商貨款或費用等應付款項帳務。 4. 存貨盤點/報廢作業。 5. 製作成本管理分析報表。 6. 配合會計師查核作業及資料提供。 7. 完成主管交辦事項。