「數位IC後段APR工程師/技術經理 (新竹)」的相似工作

【工作內容】 • 負責車載顯示驅動晶片的物理實現（APR），包括佈局規劃、時鐘樹綜合（CTS）、布線、時序收斂、功耗優化及物理驗證（DRC/LVS）。 • 使用 Synopsys ICC2/Fusion Compiler 進行先進製程節點（如 12nm/7nm）的晶片實現，針對大/中/小尺寸顯示器需求優化 PPA（功耗-效能-面積）。 • 解決車載晶片特有的高可靠性要求（如溫度範圍、EMC/EMI 抗干擾）、低功耗設計（多電壓域）及訊號完整性（SI）問題。 • 與前端設計團隊協作，優化時序約束（SDC），完成 sign-off 時序分析（PrimeTime）。 • 支援 tape-out 流程，生成 GDSII 及交付文件，確保符合車規認證（如 AEC-Q100） 【職務條件】 • 必備工具： -精通 Synopsys ICC2 或 Fusion Compiler 全流程（從 Netlist 到 GDSII）。 -熟悉 PrimeTime（時序簽核）、StarRC（寄生參數提取）、ICV/Calibre（物理驗證）。 【加分項】 • 了解顯示驅動晶片設計（如 TDDI、OLED 驅動）或車載 SoC（如 AutoSAR 架構）。 • 有 ARM Cortex-M/R 或 GPU/Display Pipeline 模組實現經驗。 • 熟悉 UPF/CPF 低功耗流程及車規晶片 DFT（MBIST/Scan）。

【工作內容】 • 我們正在尋找具備先進製程經驗的 IC Layout 工程師，加入團隊後可以參與高階SoC /Analog IP 的實體實現，並負責以下工作： -Mixed-Mode FinFET Layout 設計與繪製，確保電路佈局在效能、面積與可靠性之間取得最佳平衡。 -進行 FinFET 製程相關的 DRC / LVS / ERC 驗證，確保設計符合法規與 Foundry 要求。 -熟悉 XRC & EM/IR 分析流程，進行可靠性評估，並針對潛在問題提出改善方案。 【職務條件】 • 必備條件：具備 FinFET 製程經驗，能獨立進行版圖設計與驗證。 -具備類比電路佈局經驗，了解電路特性與佈局考量，能與設計工程師密切合作。 -具備良好的溝通能力與團隊合作精神，能在專案時程內交付高品質成果。

1. Physical design and verification 2. Physical integration 3. Fully layout if necessary

1. Work on 3~7nm design implementation, methodology, and sign-off 2. Perform synthesis, DFT, floorplan, clock planning, place and route, timing closure, ECO, IR signoff, and physical verification 3. Manage schedule, resolve design and flow issues, drive methodologies and execution

• Co-work with package design team to complete a substrate layout that will meet the design objectives for performance, cost and quality. • Co-work with SOC team to complete Bump floorplan and RDL routing. • Power mesh/power density flow development and related flow development and enhancement. • Provide power plan result for PR team. • Chip IR signoff : provide the result and solution to APR & package team • Chip level PEM/SEM simulation and fixing plan providing. • SIR/DIR/PEM/SEM result data review and verification. • Familiar with Voltus / Redhawk experience is required.

• Work on 22nm~6nm design implementation, methodology, and sign-off • Perform floorplan, power plan, place and route, timing closure, ECO • Requirement: - Hands on whole chip APR physical design from netlist to DRC/LVS tapeout - Familiar with Cadence Innovus & Synopsys ICC/ICC2 experience is required

1. ARM CPU design physical implementation 2. ARM CPU power and timing sign off 3. Physical design flow enhancement for high-speed CPU

負責 3D-IC Interposer 與類比 IP 佈局設計 (Virtuoso / Allegro)，確保電性與實體規格，優化設計流程。 熟悉 Layout tools、Foundry PDK為佳。

請務必投遞官網(12438): https://careers.synopsys.com/job/hsinchu/applications-engineering-staff-engineer-ic-validator/44408/84710683632 You Are: You are an innovative and resourceful engineer with a deep curiosity for solving complex technical challenges at the intersection of hardware and software. With a strong foundation in Electronic Engineering, Computer Science, or a related field, you are adept at leveraging your programming expertise—whether in Python, Tcl, Perl, or similar languages—to streamline and enhance engineering workflows. Your experience within UNIX/Linux environments equips you to navigate high-performance computing scenarios with ease. You thrive in collaborative, cross-functional teams and are energized by the opportunity to work closely with top-tier foundry partners and leading fabless companies. Your keen understanding of physical verification flows—such as DRC, LVS, PERC, FILL, and DFM—sets you apart, and you are eager to deepen your expertise in SoC physical design enablement, process effect analysis, and signoff. You are detail-oriented, capable of producing clear technical documentation, and communicate with clarity and empathy across diverse audiences. What You’ll Be Doing: 1.Delivering advanced physical verification solutions (DRC/LVS/PERC/Fill) for top-tier foundries and key fabless customers, ensuring high-quality silicon signoff. 2.Developing and validating process design kits (PDKs) and verification methodologies in collaboration with R&D and customer teams. 3.Partnering with R&D to innovate and improve Synopsys tools and flows, contributing to the evolution of physical verification technologies. 4.Providing hands-on customer support, troubleshooting issues, and delivering timely resolutions that enhance customer satisfaction and product adoption. 5.Coordinating with internal teams, including product managers and end-users, to align on best practices and ensure seamless integration of new technologies. 6.Documenting technical solutions, validation methods, and customer workflows for knowledge sharing and process improvement. 7.Staying up to date on industry trends and applying new insights to continuously optimize verification processes and tools. The Impact You Will Have: Accelerate the adoption and success of Synopsys physical verification products in leading-edge semiconductor manufacturing processes. Drive the development of robust PDKs and methodologies that enable customers to achieve first-time-right silicon. Enhance the quality and reliability of Synopsys verification tools through direct feedback and collaborative innovation with R&D teams. Strengthen Synopsys’ reputation as a trusted partner to top-tier foundries and fabless customers worldwide. Facilitate faster product cycles and reduced time-to-market for customers by delivering efficient and effective signoff solutions. What You’ll Need: BS or MS degree in Electronic Engineering, Computer Science, or a related field. Proficiency in at least one programming language, such as Python, Tcl, or Perl. Hands-on experience with UNIX/Linux environments and command-line tools. Familiarity with physical verification flows (DRC, LVS, PERC, FILL, DFM) and understanding of complex layout/electrical design rules. Strong investigative, analytical, and problem-solving abilities, with a passion for learning new technologies. Ability to produce clear, concise technical documentation and validation reports. Prior knowledge of tool/runset development/support and experience with SoC physical design is a plus.

1. Knowledgeable in power analysis and IR/EM methodologies, with hands-on experience using Ptpx, Redhawk, or Voltus for power and IREM evaluation. 2. Familiar with the integrated circuit (IC) design flow, capable of performing design, optimization, and verification using tools such as ICC2 or INNOVUS. 3. Experience in developing automation scripts using Python, Perl, TCL, or Shell is a strong plus. 4. Experienced in IO/IP planning, including bump/PAD placement and RDL routing is a plus. 5. Experienced in fundamental circuit structures (e.g., standard cells, IO), with the ability to simulate basic circuits using Hspice or Spectre is a plus.

IC layout

類比/馬達/電源管理 IC Layout

加入專業 IC 團隊，專責成熟製程的 Analog / Mixed-Signal 晶片開發與版圖設計，實作涵蓋 28nm 節點、ESD 保護與高速 Tx/Rx 模組，適合具備實務經驗並渴望技術突破的版圖工程師。 【工作內容】 • 使用 Laker 或 Virtuoso 進行 Analog / Mixed-Signal 電路之版圖設計 • 使用 Calibre 進行 DRC / LVS 等驗證作業 • 負責 28nm 等低電壓製程節點之 Layout 設計與優化 • 具備 ESD 與 Tx/Rx 電路 Layout 經驗者尤佳 • 與設計團隊密切協作，確保電路性能、面積、可靠度與製程規範之平衡 【職務條件】 • 具備 2 年以上 IC Layout 實務經驗 • 熟悉 EDA 工具：Laker、Virtuoso、Calibre（含 DRC / LVS） • 熟悉 Analog Layout 基礎與高階電路（含 LV、28nm） • 曾參與 IP 整合、版圖組裝與驗證流程 者佳 • 具備主動積極、細心耐心、具抗壓與團隊合作精神，能依時交付任務成果

1. Analog mixed signal IC layout 2. 熟悉IC Layout tool 3. 熟悉先進製程

應用工程師，提供業務技術支援、產品應用與部署，幫助客戶成功使用我們的工具。可以透過與客戶的互動來共同學習和成長，在與不同的客戶溝通過程中，您不僅可以增強您的技術知識，還可以增加軟體的知識。 工作內容 1. 產品介紹與定期更新產品資訊給客戶 2. 與RD合作改善產品效能以及產品流程 3. 幫助客戶如何使用公司產品與協助客戶整合設計資料到公司產品進行分析 4. 提供業務技術支援、產品應用與部署，幫助客戶成功使用我們的工具

1.Analog and mixed mode circuit layout and verification 2.Co-work with designer for layout floor planning,routing and physical verifications 3.command file maintain

1.Fully custom IC layout for analog 2.Channel or whole chip integration 3.Responsible for layout design,layout verificaion and tapeout.

【在華邦，學習不設限，讓AI技術力與你的未來力同步成長!】 我們深信「人才永續」是企業創新的核心動能。華邦持續投資於數據素養與AI應用的培育，支持每一位人才掌握AI與數據應用的核心能力。 ．內部學習平台提供超過4,000堂線上課程，其中包含近850堂資料科學、人工智慧、數據思維與程式技術等多元主題，支援彈性自主學習 ．建立跨部門的 AI實作班與技術社群，定期舉辦研習與交流活動，讓知識轉化為實戰力 ．完善數據應用學習資源，結合資料呈現(Power BI、Tableau)、資料處理(Python、JMP)、流程自動化(Power Automate、UiPath)、AI助手(Copilot)，協助同仁有效以數據驅動決策與創新。 ．搭配專業語言學習平台，提供學習補助與資源，鼓勵同仁持續進修，拓展國際視野 無論你是技術新秀還是資深專才，華邦鼓勵所有領域都能與AI結合，與國際接軌。持續精進、突破自我！ 【邀請您將104履歷同步上傳至華邦官方網站，將使您的履歷優先被主管看見】此職缺履歷登錄網址:https://bit.ly/4eYYFVa [工作內容] 1. Custom Library Management: Creating and maintaining Cadence/ Symbol Lobraries tailored for Flash memory, ensuring accuracy for both CDL and simulation. 2. Design Flow Automation: Driving automation initiatives to streamline and enhance Flash memory design processes. 3. Version Control Administration: Managing our global design platform and version control system for seamless collaboration and data integrity. 4. EDA Environment Optimization: Maintaining and improving our EDA tool integration and performance to provide a robust workspace.

【產品範疇】 Mobile/TCON - LCD display driver、OLED display driver Tablet - LCD display driver TV/NB -LCD display driver TCON 產品 【工作內容】 1.DRC/LVS Command file 撰寫&Maintain 2.Laker TF/UDD/PCELL 撰寫 3.PERC rule & 程式的開發 4.Analog design flow development 5.Shell/SKILL/TCL/Python 程式開發 6.新製程廠內的PDK development 7.In house Utility 開發 8.AI 輔助工具的開發與評估

我們正在尋找一位細心且積極學習的 Layout 工程師 加入我們的團隊。此職位將參與 IC 及封裝設計的物理佈局工作，並與設計、製程及驗證團隊密切合作，確保設計品質與時程。 這是一個絕佳的機會，讓你在專業領域中持續成長，並與經驗豐富的工程師一同合作，學習最先進的技術與流程。 主要工作內容： • 協助執行 IC 佈局設計，包括 floorplanning、placement、routing 及驗證。 • 參與 Package Layout 設計，並與封裝工程師合作完成設計需求。 • 使用 Allegro 等工具進行封裝佈局設計與修改。 • 執行 DRC、LVS、ERC 等設計檢查，確保設計符合規範。 • 支援 Tape-out 相關流程與文件準備。 • 撰寫與維護設計流程文件與佈局規範。 • 積極參與團隊討論與技術交流，分享學習成果並協助他人。 基本資格： • 電機、電子、資訊工程或相關科系學士學位。 • 具備 2 年以上 Package Layout 設計經驗。 • 熟悉 Allegro 或其他封裝佈局工具。 • 具備基本 IC 佈局知識，並願意學習 Analog/Digital Layout 技術。 • 良好的溝通能力與團隊合作精神。 • 細心負責，能在時程壓力下完成工作。 你將加入的團隊： 我們是一個重視 協作與知識分享 的團隊，鼓勵開放溝通與跨部門合作。你將有機會參與多樣化的專案，並在導師與資深工程師的指導下快速成長。我們提供技術培訓、職涯發展規劃，以及參與國際合作的機會，幫助你在職涯中持續進步。