「SoC Design Engineer/ SoC設計工程師」的相似工作

(a) 負責Tcon IC開發 (b) 負責數位影像處理IP開發 (C) 1.整合使用 FPGA IP，具模擬驗證以達功能的需求 2.系統驗證項目的規劃及系統整合與測試 3.開發、撰寫及驗證 Verilog code (D) 1.使用System Verilog、UVM驗證數位IP 2.依據規格擬定測試計畫並建立隨機測試向量 3.與Design Team密切合作，提高function/code test coverage

1. Layout & Plan UI: Cowork with UI/UX Team to fit customer requirements. 2. Integration and Development: Use and modify proprietary framework to integrate AI models into production and ensure smooth deployment to customer requirements. 3. Documentation & Maintenance: Document stuff(processes/algorithms/results) for sharing and maintain commitments of projects.

我們在尋找具備一定基礎的數位電路前端設計師加入我們的團隊。負責從 RTL 到 Netlist 的完整設計流程，並確保在設計符合市場需求規格的同時，達成高性能、低功耗及面積優化的需求。因此該職位需要了解 IC設計流程，以及業界主流 EDA 工具的實際應用經驗。 工作職責 - 根據設計規格撰寫 RTL - 根據驗證需求建構 verification environment - 執行功能驗證，確保設計的正確性和完整性 - 使用工具生成符合時序、功耗和面積要求的 netlist - 使用工具進行靜態時序分析，確保設計符合時序要求 - 配合前後端工程師，協助完成佈局與布線流程，並確認產出之電路在時序、功耗等方便符合規格 - 分析並解決設計中的時序、功耗及訊號完整性問題

1.負責影像處理設計及架構 2.了解ASIC Flow及獨立作業 3.能擔任專案負責人

[job description] Wolley is seeking candidates for a digital design engineer position. You will join an experienced team designing next-generation memory, storage controllers, and high-speed interface standard. You will also contribute to design concept discussion, architecture definition, as well as design implementation. ‧ Architecture design and RTL implementation ‧ System bus and related peripheral designs ‧ SoC and emulation platform design ‧ SoC system performance analysis [Requirement] 1. Bachelor's or Master's degree in Electrical Engineering or related fields 2. Familiar with RTL design, SystemVerilog, front-end design flow 3. The following working knowledge is desired: * Python programming * TCL scripting * Universal Verification Methodology (UVM) * Low power design and analysis

This is a good opportunity to join a startup company working in UWB and Radar product. Co-work with ASIC design team for product development competive salary and startup package 工作內容: - 協助 Radar 定位演算法DSP實現及其驗證 - 協助數位晶片Serial介面(I2C/SPI)開發 - 協助產品驅動程式開發和相關測試 具備條件: - 具3年以上Digital IC design或FPGA開發相關經驗 - 熟悉RTL coding、simulation & synthesis流程及其開發工具使用 - 具C/C++ coding 和 debug 能力 - 能理解基礎數位運算原理如FIR IIR cordic佳

The successful candidate will work with team members and apply his/her design techniques to work on different phases of complex logic design for ASIC/SOC project. The role will include working on the following tasks from time to time: HDL coding, documentation, RTL quality check, cooperate with back-end engineer etc. 【Key Responsibilities】 - Responsible for front-end digital logic design in ASIC/SOC projects. - Perform HDL coding (Verilog/SystemVerilog). - Prepare and maintain design documentation (specifications and design documents). - Conduct RTL quality checks (Lint, CDC, power analysis, etc.). - Collaborate with Backend/Physical Design engineers to achieve timing closure. 【Core Requirements】 - Education/Experience: Master’s degree with ≥ 2 years, or Bachelor’s degree with ≥ 3 years of digital ASIC/SOC design experience. - RTL Design: Proficient in RTL coding using Verilog/SystemVerilog or VHDL. - TO / Front-End Flow: Familiar with front-end design flow, including synthesis, Lint, CDC, and STA. - EDA Tools: Experience with tools such as Lint, CDC check, and PrimeTime PX (power analysis). - Documentation: Ability to write design specifications and technical documents. - Collaboration: Work closely with the Design Verification (DV) team on IP verification. 【Preferred Qualifications】 - Familiarity with CPU architectures (x86/ARM/8051). - Knowledge of AMBA bus protocols (AXI/AHB/APB). - Understanding of PCIe protocol.digital IP/SOC design verification.

1. 推動Lattice FPGA產品及提供客戶Lattice操作軟體的教育訓練。 2. 有CPLD/FPGA產品相關工作經驗二年以上。 3. 協助客戶分析問題，專案追蹤，客戶長期經營。 4. 熟悉Verilog/VHDL和Test Bench。 5. 有高速設計,DDR, PCIe或影像設計經驗者佳。 6. 個性開朗、正向，且有獨立作業能力。

負責IP開發、整合與偵錯 -- 利用Verilog/SystemC從事邏輯設計與數位系統設計，以相關自動化軟體進行電路合成及模擬驗證，並配合利用FPGA系統平台進行系統整合與測試驗證。

1. SOC/IP 整合工作，從RTL到 Netlist 2. clock tree structure design 3. Lint / CDC check / Synthesis/ DFT/ LEC

Design CPU functional units. Responsibilities  Defining micro-architecture of the functional units  Writing RTL codes of the functional units  Writing documents of the function units  Working with cross-division teams to resolve functional, performance, power, and frequency issues related to the functional units Qualifications  Available to start work three months after being hired.  3+ years of recent experience with Verilog logic design  Knows CPU micro-architecture, e.g. instructions, pipeline, caches, MMU  Knows power consumption of digital circuits  Good communicator in verbal and writing in English

1.包含：Verilog IP設計與合成，whole chip的RTL/Pre-/Post-Sim/STA等。 2.與Backend人員合作chip implementation相關事項。 3.與生產工程人員合作生產測試相關事項。 4.需有數位IC電路設計經驗(2-7年)。 5.有參與32bit或8bit 的SoC chip design經驗尤佳。 6.有非同步數位電路設計經驗尤佳。

我們專注於3D影像立體雙目視覺技術 產品應用於3D 影像辨識、360 度環景拍照、攝影或AR 與VR 職務內容： ★ USB2.0/3.1或 MIPI 介面之2D/ 3D 影像處理與壓縮之 IC 開發 ★ 影像處理與壓縮相關數位 IP暨產品之開發設計、測試、驗證 條件要求： 1. 對IP Verification, System Verification 有興趣 2. 熟Verilog coding 與 ASIC design Flow 與 Timing Closure 3. 或有 SoC IC 開發經驗 4. 對開發人工智慧((AI) 晶片與邊緣運算有興趣者

Responsibilities: • Develop integrated verification environment. • Verify designs with system verilog and system verilog assertion. • Build, maintain and upgrade testbenches and their components using UVM-based methods. • Check functional coverage and code coverage • Create controlled random testcases. Pre-debug and provide debug reports. • Scripting experience using scripting languages like Perl and Python.

1. 開發並維護block 與 chip level 驗證環境。 2. 執行模擬驗證功能與效能。 3. 根據模擬結果進行分析與除錯。 4. 部屬功能測試以確保數位電路正常運行。 5. 依據規格負責子系統驗證。

★系統單晶片設計助理工程師 1. 協助執行IC設計前端相關的數位合成 (Tool: Fusion Compiler, Genus) 2. 利用C相關程式優化工作流程 => 同下 3. 協助開發IC => 利用C語言,tcl script工作流程自動化,讓tools自動撈相關report及執行好分析 4. QC => 跑LEC tools確認synthesis合成與RTL是對的 5. C語言 => 須具備寫程式的能力,像基本資料分類,或寫出數學運算公式,利用程式語言方便做大量資料分析 6. 執行STA分析 (Tool: PrimeTime) 7. 協助整理及分析各項report ★ IC 實體設計助理工程師(APR) 1. 在區塊層級的實體實作中進行 R2G（Ready to GDS）流程。 2. 協助進行 DRC（設計規則檢查）/LVS（佈局與電路比對）/ANT（天線效應）/ERC（電氣規則檢查）驗證。 3. 協助 EM（電遷移）/IR（電壓降）結果修正。 4. 負責先進製程（2nm/3nm/4nm）的 Netlist-to-GDS（從電路網表至最終佈局圖）流程： a. 使用 Innovus 完成 floorplan、preCTS、postCTS、postRoute 各階段： 　i. 檢查 floorplan 品質，包括電源架構、SRAM 擺放、端點填充元件（endcap cells）、接地井元件（welltap cells）、電源開關元件（power switch cells）等。 　ii. 檢查 preCTS 階段品質，包括壅塞/溢出情況、元件密度、設定時間違規（setup violation）、漏電比率（leakage ratio）。 　iii. 檢查 postCTS 階段品質，包括壅塞/溢出情況、元件密度、設定/保持時間違規（setup/hold violations）、漏電比率。 　iv. 檢查 postRoute 階段品質，包括 DRC、金屬短路、設定/保持時間違規、漏電比率。 b. 檢查 IR 違規報告並修正： 　i. 分析 IR 違規原因，包括靜態 IR、動態 IR、電源 EMI、訊號 EMI。 　ii. 修正這些違規的方法。 c. 檢查 DRC/LVS 報告並修正： 　i. 分析實體驗證違規原因，包括 DRC、LVS、ANT。 　ii. 修正這些違規的方法。 ★ 員工福利 獎金與補助：提供年終獎金、三節禮金，午餐與晚餐費補助。 保險制度：完善的團體保險保障。 工作氛圍：穩定合作的工作環境，重視員工學習與成長。 員工關懷：定期舉辦員工聚餐與交流活動，增進團隊凝聚力。"

1. 32-bits RISC-V 平台 Driver與Firmware程式開發 2. FPGA與IC驗證 3. 自動化驗證流程開發 4. 主管交付任務

1. 數位設計電路開發與維護。 2. SoC系統設計電路開發與維護。 3. 數位設計與晶片系統設計技術諮詢。 4. 其它主管交辦事項。

(1)Must have BS in CS/EE of relevant experience in IC design field. (2)Familiar with IC design flow, placement and route (P&R), and layout. (3)Circuit knowledge and logic design relevant experience would be a plus.

【產品線描述】 Smart TV Solutions：提供TVSoC、MEMC/FRC及面板相關顯示裝置的控制晶片 ASIC Solutions：提供智能手機、智能電視、電競螢幕、AI Server等產品各種ASIC(包含CoWoS/ChipLet平台)解決方案 【工作說明】 主要負責SoC/ASIC相關: 1. Front-End (Tuner+Demod) 硬體線路設計，Layout review及電性調測 2. 客戶端相關於Front-End的技術支援及PCBA Pre-Test 3. Demod/PCIe/CXL IPs於FPGA及IC的測試平台開發及驗證 4. Analog IP (Demod_ADC. PCIe_PHY..) 相關驗證 5. TCON (CTG, RGB_Capture....) IPs相關驗證 6. PCIe/CXL相關主機/裝置系統相容性測試驗證 【必要條件】 1. 如資工又具備硬體基本技能背景尤佳 2. 相關TV SoC/ASIC開發/驗證/客戶支持工作經驗 3. 熟悉相關射頻(網路/頻譜分析儀)以及R&S SFU/BTC信號產生器, PCIe/CXL協定分析儀..等儀器的使用操作 4. 具自動化程式設計(LabView/MatLab/Python..)開發能力或經驗 5. 具相關TCON 及 PCIe 高速介面及controller(s)驗證經驗者尤佳